Dr. Norman Wolf
Übung Integrierte Schaltungen
6. Übung: Pseudo-NMOS, CMOS,
Verzögerungszeit, Schaltschwelle,Verlustleistung
Dr. Norman Wolf
Organisatorisches
• Termine:
• Klausurvorbereitungsstunde: Fr. 28.02.2014• http://www.meis.tu-berlin.de/menue/studium_und_lehre/
lehrangebot_ws/is_ue/
14.02.2014
24.01.2014
10.01.2014
13.12.2013
29.11.2013
15.11.2013
01.11.2013
Dr. Norman Wolf
Aufgabe 1: CMOS-Inverter
• Das rechte Bild zeigt einen CMOS-Inverter mit seinen internen Kapazitäten, die beim Schalten (zusätzlich zur Last) umgeladen werden müssen. Die verwendeten PMOS- und NMOS-Transistoren sollen identische Eigenschaften aufweisen mit Ausnahme von:
• Der NMOS–Transistor wurde mit minimalen Gateabmessungendimensioniert (Wn = Wmin, Ln = Lmin), beim PMOS-Transistor wurde die Gateweite um den Faktor βR größer gewählt, damit beide Transistoren gleiche Stromtreibfähigkeit besitzen.
• Nehmen Sie folgende Größen für die internen Kapazitäten der Transistoren an:
Mittlere Gate–Source Kapazität des Transistors
Mittlere Gate–Drain Kapazität des Transistors
Mittlere Drain–Substrat Sperrschichtkapazität des Transistors
Zuleitungskapazität des Inverters
Oxidkapazität des Transistors
Dr. Norman Wolf
Aufgabe 1: CMOS-Inverter
Aufgabe:a) Um welchen Faktor βR muss der PMOS-Transistor breiter gewählt
werden, damit beide Transistoren gleiche Stromergiebigkeit haben?
b) Wie groß ist die interne Lastkapazität CL,intern des Inverters in Vielfachen von ?
c) In der Vorlesung wurde gezeigt, dass sich Verzögerungszeit eines solchen Inverters vereinfacht ausdrücken lässt als:
Formen Sie die Gleichung für die Verzögerungszeit td so um, dass CL/CGate,n als Term vorhanden ist (verwende IDS=IDS,n). Welches Verhältnis ergibt sich für CL/CGate,n. für den Fall, dass keine externe Last am Ausgang angeschlossen ist ?
d) Nehmen Sie an, die Gateweiten beider Transistoren werden um den Faktor k größer gewählt. Berechnen Sie td0,neu für diesen neuen Inverter.
Dr. Norman Wolf
Aufgabe 1: CMOS-Inverter
Aufgabe:e) Wie groß ist die externe Lastkapazität CL,extern
des Inverters in Vielfachen der Oxidkapazität des NMOS–Transistors , wenn ein weiterer, gleich dimensionierter Inverter getrieben werden soll (Verdrahtungskapazität CV = 0)?
f) Sie wollen mit einem Inverter mehrere andere gleichartige Inverter treiben.Wie hängt die Verzögerungszeit des treibenden Inverters vom Fan-Out FO ab?Hinweis: Berücksichtigen Sie auch die Kapazität von langen Leitungen CW!
Dr. Norman Wolf
Aufgabe 2: Pseudo-NMOS-, CMOS-Inverter
• Die Bilder rechts zeigen einen Pseudo-NMOS-Inverter und einen CMOS-Inverter. Die verwendeten PMOS- und NMOS-Transistoren sollen identische Eigenschaften aufweisen mit folgenden Einschränkungen:
;
Die Versorgungsspannung beträgt: .A) Logische Schaltschwelle:• Die Inverter sollen so dimensioniert werden, dass sie eine symmetrische
logische Schaltschwelle aufweisen, d.h., dass sich bei einer Eingangsspannung von eine Ausgangsspannung von einstellt.
Aufgabe:a) In welchem Betriebsbereich (Trioden- oder Sättigungsbereich) befinden sich die
Transistoren für ?b) Da kein Ausgangsstrom in die Inverter hinein oder hinaus fließt, müssen der
PMOS- und der NMOS-Transistor eines Inverters den gleichen Drain-Stromaufweisen. Bestimmen Sie aus dieser Bedingung das für eine symmetrische Schaltschwelle notwendige Verhältnis der Transistorweiten Wn/Wp.Anmerkung: Die Kanallängen der Transistoren seien für alle Transistoren gleich, nämlich minimal, und sollen auch nicht verändert werden. Vernachlässigen Sie die Kanallängenmodulation.
UDD
UOUT
UIN
UDD
UOUTUIN
CMOS
Pseudo-NMOS
Dr. Norman Wolf
Aufgabe 2: Pseudo-NMOS-, CMOS-Inverter
Pseudo-Nmos:(1) NMOS OFF, PMOS Triode(2) NMOS Sättigung, PMOS Triode(3) NMOS Triode, PMOS Triode(4) NMOS Triode, PMOS Sättigung
CMOS:(1) NMOS OFF, PMOS Triode(2) NMOS Sättigung, PMOS Triode(3) NMOS und PMOS in Sättigung(4) NMOS Triode, PMOS Sättigung(5) NMOS Triode, PMOS OFF
Dr. Norman Wolf
Aufgabe 2: Pseudo-NMOS-, CMOS-Inverter
• Die Bilder zeigt einen Pseudo-NMOS-Inverter und einen CMOS-Inverter. Die verwendeten PMOS- und NMOS-Transistoren sollen identische Eigenschaften aufweisen mit folgenden Einschränkungen:
;
Die Versorgungsspannung beträgt: .
B) Ausgangspegel:
• Es sollen die nominalen Ausgangsspannungspegel Uout,lo und Uout,hi der beiden Inverterschaltungen berechnet werden.
Aufgabe:c) Nehmen Sie an, dass die Weiten der Transistoren so gewählt wurden, wie im
Aufgabenteil A) berechnet. Bestimmen Sie Uout für Uin = 0 V und für Uin = 5 V.
d) Ändern sich die Ausgangspegel, wenn die Kanalweiten der PMOS- und NMOS-Transistoren gleich gewählt werden? Ist in diesem Fall für beide Invertertypen eine ausreichende Störsicherheit gewährleistet?
UDD
UOUT
UIN
UDD
UOUTUIN
CMOS
Pseudo-NMOS
Dr. Norman Wolf
Aufgabe 3: Verlustleistung
• Die Versorgungsspannung für eine CMOS-Schaltung soll von 5 V auf 3 Vreduziert werden.
Aufgabe:a) Um welchen Faktor wird der Drain-Sättigungsstrom ID,p,sat eines
p-Kanal-Transistors reduziert (UIN=0 V)?
Voraussetzung: ;
b) Die Lastkapazität CL
eines CMOS–Gatters soll mit dem max. möglichen Strom konstant von 0 V auf Versorgungsspannung aufgeladen werden. Um welchen Faktor wird diese Ladezeit t
risegrößer, bei oben genannter
Versorgungsspannungsreduktion? Mit wie viel Prozent der ursprünglich erreichbaren Taktfrequenz f
max,5Vkann die Schaltung nun max. arbeiten?
Voraussetzung: Lastkapazität CL = konst.
c) Die Schaltung soll mit 3 V Versorgungsspannung und der berechneten max. Taktfrequenz aus Aufgabenteil b) betrieben werden. Um welchen Faktor reduziert sich die dynamische Verlustleistung PDYN der Schaltung gegenüber einem Betrieb mit 5 V Versorgungsspannung und der ursprünglichen Taktfrequenz f
max,5V?
Anmerkung: Vernachlässigen Sie die Quer- und Leckströme!
UDD
UOUTUIN
CL
IC
– ID,p
Dr. Norman Wolf
Lösung Aufgabe 1a) Im Sättigungsbereich gilt näherungsweise:
Bei gleichen Aussteuerungen und gleicher Dimensionierung werden die Drainströme von den Beweglichkeiten bestimmt.
mit und ;
b) CGD wirkt am Eingang bzw. am Ausgang als wäre diese Kapazität doppelt so groß. Das kann wie folgt erklärt werden: Variiert der Eingang von 0 bis VDD, wird der Ausgang von VDD bis 0 variieren und umgekehrt. Somit verhält sich die Kapazität wie eine Kapazität zwischen einem differentiellen Leitungspaar. Spaltet man die Kapazität auf (2 mal 2CGD in Serie, so wurde das Potential zwischen diesen beiden Kapazitäten bei konstanten UDD/2 liegen. Somit wirk am Eingang 2CGD - Kapazität nach konstantem Potential. (In Übung 5 wurde die Eingangkapazität bereits berechnet 1+|AV| mit Av=-1 beim Inverter)
Dr. Norman Wolf
Lösung Aufgabe 1c) Für eine Konstanten Ladestrom gilt:
Das einfachste Modell für die Verzögerungszeit sieht die Aufladung der Aufgangskapazitäten mit einem konstanten Sättigungsstrom von 0 nach UDD/2 vor:
mit
Verzögerungszeit ohne externe Belastung:
d)
Verzögerungszeit bei Weitenänderung verändert sich nicht!
Dr. Norman Wolf
Lösung Aufgabe 1e)
f) Es gilt:
(unabhängig vom Fan-Out)
CW ist die Kapazität von langen Leitungen (l > 30 µm) undCV ist die Kapazität der Verdrahtung zu benachbarten Gattern.
Die Verzögerung mit externer Last:
Mit größeren Kanalweiten kann der Einfluss der Verdrahtungskapazitäten verringert werden
Dr. Norman Wolf
Lösung Aufgabe 2A)
a) siehe Folie zu den Kennlinien
b) mit , und
Pseudo-NMOS:- p-Kanal-Transistor: Triodenbereich
- n-Kanal-Transistor: Sättigungsbereich
CMOS:
Dr. Norman Wolf
Lösung Aufgabe 2B) CMOS:
c)
d) Maximale Störsicherheit - unabhängig von der Dimensionierung (ratioless logic)
Pseudo-NMOS:c) :
mit
d) Störsicherheit nur bei einer bestimmten Dimensionierung gegeben (ratioed logic)
(Uout hängt vom Wn/Wp-Verhältnis ab)
Dr. Norman Wolf
Lösung Aufgabe 3a) Voraussetzung: β = konst. U
T= konst.
Reduktionsfaktor:
b) Mit konstantem Sättigungsstrom gilt:
= Ladezeit der Lastkapazität
c) Verlustleistung:Dynamische Verlustleistung:
mit
starke Reduktion der Verlustleistung!
Dr. Norman Wolf
Teilklausur „Integrierte Schaltungen“
Dauer: 75 min
Zugelassene Hilfsmittel: Schreibzeug
Achtung: Prüfungsmodalitäten!– Die Prüfung wurde zu EINER prüfungsäquivalenten Studienleistung aus
"Physik und Technologie der Halbleiterbauelemente" und "Integrierte Schaltungen" zusammengelegt (durch das Prüfungsamt).
– Die Klausuranmeldung für Bachelor Absolventen muss elektronisch in QISPOS bis zum … erfolgen.
– ACHTUNG: Wer sich bei QISPOS anmeldet MUSS definitiv an beiden Teilprüfungsterminen teilnehmen. Die Note wird aus den Ergebnissen beider Teilklausuren (IS, PuTHBL) bestimmt. Für ein Bestehen der Klausur ist es notwendig eine Mindestpunktzahl für jede der einzelnen Lehrveranstaltungen zu erreichen.
– Für alle anderen Fälle muss eine schriftliche Anmeldung für die Teilklausur IS im Raum E 222 (Sekr. E3) erfolgen (Eintrag in die ausliegende Anmeldeliste).
– Diplomanden tragen sich bitte (wie bisher) in die im Raum E 222 (Sekr. E3) ausliegende Anmeldeliste ein.
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