Download pdf - Keysight W1717 SystemVueハードウェア・デザイ …...すれば、VHDL/Verilog コードを生成できます。XilinxのVirtex-4-7 およびZynq7000 FPGA 用に、 SystemVue

Keysight W1717SystemVueハードウェア・デザイン・キットデジタル信号処理システムのアルゴリズムから実装まで

Data Sheet

W1717 SystemVueハードウェア・デザイン・キット(HDK)は、W1461 SystemVueコア環境に追加するハードウェア・デザイン・フロー・パーソナリティーで、通信システムや航空宇宙／防衛システムのデジタル信号処理(DSP)アルゴリズムの設計と検証を高速化します。システム設計やアルゴリズム開発でベースバンドモデルを短時間で作成して、RFモデル、テスト機器、規格リファレンス、その他の信号や条件に対する性能をシステムレベルで検証できます。

W1717 HDKではモデルベースのデザイン手法によってFPGAのプロトタイプを迅速に作成でき、これをメインストリームのデザイン／検証フローに容易に統合できます。さらに、論理合成可能な固定小数点モデルライブラリが付属し、基本的なフィルターから現実的な通信用物理層デザインまで、さまざまなサンプルデザインが用意されています。

概要

図1.　W1717ハードウェア・デザイン・キットは、固定小数点ライブラリ、VHDL/Verilogコード生成、およびインタフェースを一般的なベンダーのツールとプラットフォームに追加します。

システムレベル浮動小数点

固定小数点アーキテクチャー

RTLの生成

HDLコードの生成

VHDL/Verilog 合成されたFPGAイメージアクティブなシミュレーション接続

RTL co-simラッパー

アルデックRiviera-PRO

MentorQuesta

ModelSim

ファイル階層、ライブラリ、ビジュアライゼーション、デバッガー、ポリモーフィックco-simモデル

ベンダー IP、HQ合成

Altera Quartus

Stratix IV、VCyclone IV

Xilinx VivadoVirtex 4、5、6、7

Zynq 7000

GUIによるベンダーツールへの自動ハンドオフ

HIL

ML-605(Virtex6)VC-707(Virtex7)

Keysight T&M

M9703A/BU5303A

03 | Keysight | W1717 SystemVueハードウェア・デザイン・キット - Data Sheet

主な特長

デザインと検証の生産性

SystemVueを利用して、システムレベルのモデル開発／検証をハードウェアのデザイン／検証フローに統合できます。固定小数点シミュレーションライブラリにより、ターゲットを実装しなくてもハードウェアに類似した効果を予測して、論理合成可能な階層RTLレベルのビットトゥルーでサイクルアキュレートなVerilog/VHDLを生成できます。これにより実装への道筋が得られ、アルゴリズムから固定小数点、さらに、RTL、ハードウェアのインスタンス化に至るまで、ポリモフィックなモデル・ベース・デザイン・フロー向けの検証ラッパーを作成できます。SystemVueコア環境には、外部ハードウェア記述言語(HDL)シミュレータやハードウェアとのコ・シミュレーション機能が標準で付属しています。

図3.　HDKの高速なハードウェア・デザイン・フローにより、性能と生産性が向上します。

図2.

・固定小数点モデル・ビットトゥルー性能

W1462

ハードウェア・デザイン・キット

・ RTLコード生成・ビットファイル

・デバイスドライバー・ハードウェア・コ・シミュレーション・テストベンチ

Syst

emVu

e FP

GA

Arch

itect

W1717

HDL シミュレータ

FPGA/ ASIC HW

アクティブな HIL/測定器

デザイン再利用

フロー統合

システムレベル検証

高速シミュレーション

生産性


固定小数点デザイン

アルゴリズムのデザイン／解析フローでは、信号処理アルゴリズムと固定小数点演算の専用ハードウェアをマッピングする作業が不可欠な場合があります。HDKに装備されているハードウェア・デザイン・パーツを使用すれば、固定小数点システムの構築、シミュレーション、解析が行えます。下位レベルの論理エレメントから、フィルターや高速フーリエ変換(FFT)などの高度な信号処理パーツまで、45種類以上の関数ライブラリが用意されています。

固定小数点と浮動小数点の相互変換パーツを使用して、固定小数点コンポーネントと他のSystemVueブロックを接続できます。ハードウェア・デザイン・パーツには、ダイナミックレンジ、オーバーフロー、アンダーフローに関する情報を自動的に収集する機能もあります。これらのパーツを固定小数点解析テーブルに表示すれば、システムを容易に最適化できます。

SystemVue HDKは、規格に準拠したIEEE 1666 SystemC固定小数点データ型をサポートしています。

図4.　固定小数点汎用プリミティブモデルを使用したサイクルアキュレートなLMS転置アダプティブフィルターのデザイン。


論理合成可能なHDLコードの生成

SystemVueのHDLコード生成機能を使えば、スケマティックデザインからハードウェアへの移行が容易になります。論理合成可能な固定小数点パーツのみを使用してSystemVueサブ回路を構成すれば、VHDL/Verilogコードを生成できます。XilinxのVirtex-4-7およびZynq7000 FPGA用に、SystemVueはクロックを構成してユーザーのHDLデザインをリセットする機能を備えており、さらに、Vivadoプロジェクトのセットアップとビットファイルのダイレクト作成も可能です。また、AlteraのCyclone IV/Stratix IV/Stratix V FPGA用にも、Quartus Ⅱプロジェクトのセットアップとプログラミングファイルのダイレクト作成機能を備えています。

シミュレーション

VHDL/Verilogコ・シミュレーション

SystemVue HDLコ・シミュレーション機能により、HDL、VHDL、Verilogで表現されたコンポーネントを、他のSystemVueコンポーネントと同じスケマティックでシミュレートできます。この統合機能により、デザインの柔軟性が向上し、HDL生成など、SystemVueの他の機能が補強されます。

また、HDLコ・シミュレーションでは、ユーザーの既存HDLコードをシステム・レベル・シミュレーションに組み込んで、ローカルの論理合成可能な固定小数点プリミティブと統合できます。HDL

コードジェネレーターが、ユーザーのHDLコードと他のハードウェア・デザイン・パーツを接続して、デザイン全体のHDLコードを生成します。その後、Xilinx/Alteraの自動実装フローを実行して、プログラミングファイルを作成します。

通信製品のすべての部分を1つの統合環境でデザインできるので、複数のデザインチーム間の不整合から生じるデザインエラーを防ぐことができます。HDLデザインを用いたコ・シミュレーションには、既存のHDL IPを新規のデザインに容易に組み込むことができ、SystemVueの生成HDLを用いたコ・シミュレーションも可能です。SystemVueは、Mentor ModelSim/QuestaまたはAldec

Riviera-PRO HDLシミュレータとも容易に統合できます。統合は2つのシミュレーションモードで可能で、SystemVueのユーザーインタフェースから直接シミュレーションを行う方法と、階層HDLプロジェクトを作成する方法があります。これにより、外部開発環境と緊密に連携してデバッグを実行できます。

ハードウェア・コ・シミュレーション

SystemVueのハードウェア・イン・ループ(HIL)コ・シミュレーション・エンジンにより、FPGA

ハードウェアを動的に使用して、マルチスレッドソフトウェア環境における演算作業を高速化できます。これにより、アクセラレータハードウェアを一度に1つのスレッドからしか利用できないという従来のボトルネックを、事実上、回避できます。このエンジンは、実装ハードウェアだけでなく、Virtex-6/7上のダイナミック・パーシャル・リコンフィギュレーションも利用して、FPGAハードウェアに機能や測定を実装できます。キーサイトの広帯域デジタイザファミリーM9703A/BおよびU5303Aでは、プログラミングおよびランタイムシミュレーションとの接続もサポートされています。これにより、リアルタイムTest&Measurementパーソナリティーをシミュレーションでプロトタイプ化し、カスタム測定パーソナリティーとして使用することができます。

ハードウェア・コ・シミュレーションを行うには、プロセッサとFPGAカード間で大量のデータストリームが発生します。このデータのやりとりはPCI Express®バスで行えます。理論的には、8レーンのPCI Express Gen 2バスのピークスループットは500 MB/sなので、デバイスドライバーとオペレーティングシステムの割り込み処理による固有の遅延を加味しても、FPGAボードを使用したハードウェア・コ・シミュレーションで、ホストプロセッサとの接続にPCI Expressを使用する利点は十分にあります。

モデル・ベースFPGAフロー

W1462 FPGA Architect

W1461アルゴリズム／浮動小数点

W1717ビヘイビア固定小数点

W1717HDLコード作成

RTLレベル VHDL、Verilog

Keysight M9703A/BKeysight U5303A

エンタープライズFPGAツールハードウェア実装

W1717HIL

モデル・ベース検証


図6.　SystemVueは、W1717 HDKに含まれている専用インタフェースを介してM9703A/B広帯域マルチチャネルデジタイザに接続できます。これにより、カスタムの高性能アルゴリズム（フィルタリング、ビームフォーミング、リアルタイム補正など）を測定器にプログラムし、真の測定速度で動作させることができます。処理された測定データは、PCIe上のHIL構成でSystemVueシミュレーションでも使用できます。

M9703A/Bチャネルデジタイザのブロック図

SystemVueとW1717EP ハードウェア・デザイン・

キット FPGAプログラミング、処理されたストリーム


デザインの再利用

デザインの再利用は、エレクトロニック・デザイン・オートメーション(EDA)業界でますます重視されている手法の1つで、過去にデザインしたコンポーネントを何度も利用します。SystemVueには、システムレベルのデザイン環境にIPを取り込むための2つの効率的な方法が用意されています。

SystemVue環境でデザインを再利用するには、サブ回路モデルを利用するのが一般的な方法です。SystemVueのサブ回路はポータブルで、他のデザインワークスペースにコピー・アンド・ペーストで容易に挿入できます。SystemVueではこれらはデザインオブジェクトと呼ばれ、シンボル、スケマティック、式、パラメータ、注記が含まれています。サブ回路には、グラフィカルUIで作成した固定小数点スケマティックや、SystemVueでHDLコ・シミュレーション・ブロックを使用してインスタンス化した外部HDLコードを含めることができます。

デザインの再利用に、W1717 HDKのXilinxIPIntegratorモデルを利用する方法もあります。このモデルにより、外部HDLシミュレータを使用してXilinx CORE Generator IPコアのコ・シミュレーションを実行できます。さらに、SystemVueのHDLコード生成機能は、これらの外部Xilinx CORE Generator IPコアとSystemVueのネイティブ固定小数点デザイン、その他の外部HDLブロックを組み合わせて、デザイン全体の階層HDLを作成できます。SystemVueのXilinxIPIntegratorモデルは、通信信号処理に必要なほとんどのXilinx IPコア（例えば、ベースIP、基本要素、通信／ネットワーク、デジタル信号処理、演算機能、メモリ／ストレージエレメントなど）をサポートしています。

HDLコード生成が完了したら、SystemVueからXilinxの自動FPGA実装ツールを呼び出して、プログラミング（“.bit”）ファイルを作成し、HILモデルのポリモフィックモデルを選択／追加できます。これらの操作はすべて、SystemVueのGUIから1ステップで実行できます。

図6.　SystemVueのHDKでは、上位レベルの抽象化によるデザインと、デザインの再利用が可能なので、生産性が向上します。

検証の複雑さ

抽象化レベル

デザイン再利用

デザイン規模

生産性

システムIP

シミュレーションプラットフォーム

ブロックIP 統合ツール

RTL シンセシスツール/ HDLエディター

ゲートスケマティック入力


利点

W1717 HDKを、ベースバンドアルゴリズムの開発、通信／レーダー・システム・アーキテクチャーの開発に使用すると以下の利点があります。

– 忠実度

ターゲティングの前に、アーキテクチャーレベルの時点でビットトゥルーなハードウェア効果を簡単に考慮できるため、ベースバンドとRFのパーティショニングが容易になります。

– 生産性

手作業で最適化した独自のHDLブロックを統合したり、Xilinx

CORE Generator IPなどの外部ソースからIPコアをインポートすることができます。

– ベンダー中立性

さまざまなハードウェアベンダーに移植できる汎用性の高いRTLを生成できます。

– ツールの接続性 Xilinx Vivado、Altera Quartus IIなどのシンセシスツールと直接統合されているため、短時間でプロトタイプを作成できます。

– リアルタイム検証

Xilinx Virtex-6ファミリー（ML-605およびVC-707開発ボードなど）をPCI Expressインタフェースで接続してHILコ・シミュレーションを実行することで、アルゴリズムの検証と高速化が可能です。

– クロスドメインのモデル・ベース・デザイン

他のドメインからのモデル（RF EDAモデル、テスト／測定波形、シミュレーションベースの無線規格リファレンスなど）が存在しても、FPGAハードウェアのすべての抽象化レベルでアルゴリズムを検証／デバッグできます。

W1717 HDKの標準機能

– 固定小数点ライブラリ 45種類のビットトゥルーでサイクルアキュレートなモデルが付属しています。固定小数点データ型をサポートし、ブロックレベル／ピンレベル、固定小数点ヒストグラムを用いたシミュレーションが可能で、オーバーフロー／アンダーフローの解析結果は「赤いx」で表示されます。

– カスタムライブラリの統合：手動で作成したHDLと外部IPコア（Xilinx CORE Generatorなど）を統合できます。

– HDLコード生成：デザイン階層、システムレベルのテスト・ベンチ・ラッパー、テストベクター、クロックレディ／イネーブル信号のインテリジェントな生成を含む、RTLレベルのVHDL/

Verilogを生成できます。

– 多目的モデルインスタンス化：Aldec Riviera-PRO、Mentor

Questa/ModelSim SEなど、インストール済みのHDLシミュレータに追加すれば、モデルベースのスクリプトの作成とコ・シミュレーションが容易に実行でき、検証に利用できます。

– シンセシスツールとの統合：Xilinx Vivado、Altera Quartus II

向けのセットアップをSystemVueが生成します。

– ハードウェア・イン・ザ・ループ・コ・シミュレーション：ML-605またはVC-707などの開発ボードをPCIeに接続して、SystemVueでリアルタイムの高速化を実現できます。

構成

W1717 HDKは、任意のSystemVue環境に追加できます。W1462 SystemVue FPGA ArchitectおよびW1465 SystemVue System Architectバンドルには標準で含まれています。

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