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Vivado Design Suite プロパティリファレンスガイド

UG912 (v2019.2) 2020 年 1 月 15 日

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Vivado プロパティリファレンス 2UG912 (v2019.2) 2020 年 1 月 15 日 japan.xilinx.com

改訂履歴

次の表に、この文書の改訂履歴を示します。

セクション改訂内容

2020 年 1 月 15 日バージョン 2019.2

資料全体

さまざまなプロパティの UltraScale+ アーキテクチャのサ

ポートを含めてアップデート。

資料全体で編集的なアップデート。

「CLOCK_LOW_FANOUT」BUFGCE グローバルクロックバッファー (get_cells) で駆

動されるフリップフロップのサポートを追加。

「HLUTNM」および「LUTNM」説明、適用可能なオブジェクト、影響を受けるフローの段階

をアップデート。

「IOB」レジスタ (get_ports) を含めるために適用可能なオブジェ

クトをアップデート。

「REG_TO_SRL」および「SRL_TO_REG」新しいプロパティを追加。

「USED_IN」値のリストをアップデート。

2019 年 7 月 14 日バージョン 2019.1

「ASYNC_REG」 SystemVerilog logic 構文でのサポートについて記述。

「KEEP_HIERARCHY」 RTL のみの使用に関する記述を削除。

「PROHIBIT」 RAMB サイトでの PROHIBIT の使用に関する注記を追加。

「USER_CROSSING_SLR」 USER_SLR_ASSIGNMENT を使用する場合の優先順位を修

正。

「USER_SLR_ASSIGNMENT」アプリケーションオブジェクトを階層セルに制限。

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目次

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

第 1 章: Vivado Design Suite のファーストクラスオブジェクト概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7この資料から例をコピーする場合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8ネットリストおよびデバイスオブジェクト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9ブロックデザインオブジェクト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12ハードウェアマネージャーオブジェクト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

第 2 章: ファーストクラスオブジェクトのリスト (アルファベット順)BD_ADDR_SEG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16BD_ADDR_SPACE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19BD_CELL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21BD_INTF_NET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23BD_INTF_PIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25BD_INTF_PORT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28BD_NET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30BD_PIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32BD_PORT. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34BEL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36BEL_PIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40CELL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42CLOCK. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46CLOCK_REGION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49DIAGRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51HW_AXI. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52HW_BITSTREAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54HW_CFGMEM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56HW_DEVICE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58HW_ILA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61HW_ILA_DATA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64HW_PROBE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65HW_SERVER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67HW_SIO_GT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68HW_SIO_GTGROUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78HW_SIO_IBERT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79HW_SIO_PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81HW_SIO_RX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83HW_SIO_TX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89HW_SYSMON . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92




HW_TARGET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96HW_VIO. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98IO_BANK. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100IO_STANDARD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102NET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104NODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108PACKAGE_PIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110PIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112PIP または SITE_PIP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115PKGPIN_BYTEGROUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118PKGPIN_NIBBLE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120PORT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122SITE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125SLR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129TILE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131TIMING_PATH . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135WIRE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

第 3 章: 主なプロパティの説明プロパティ情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140ASYNC_REG. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141AUTO_INCREMENTAL_CHECKPOINT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145BEL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147BLACK_BOX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149BLOCK_SYNTH . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151BUFFER_TYPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153CARRY_REMAP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154CASCADE_HEIGHT. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156CELL_BLOAT_FACTOR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157CFGBVS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159CLOCK_BUFFER_TYPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161CLOCK_DEDICATED_ROUTE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163CLOCK_DELAY_GROUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166CLOCK_LOW_FANOUT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168CLOCK_REGION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170CLOCK_ROOT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172CONFIG_MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174CONFIG_VOLTAGE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176CONTAIN_ROUTING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178CONTROL_SET_REMAP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180DCI_CASCADE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182DELAY_BYPASS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184DIFF_TERM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185DIFF_TERM_ADV . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188DIRECT_ENABLE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190DIRECT_RESET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192DONT_TOUCH . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194DQS_BIAS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197DRIVE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200EDIF_EXTRA_SEARCH_PATHS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202




EQUALIZATION. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203EQUIVALENT_DRIVER_OPT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205EXCLUDE_PLACEMENT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207FSM_ENCODING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208FSM_SAFE_STATE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210GATED_CLOCK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212GENERATE_SYNTH_CHECKPOINT. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214H_SET および HU_SET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216HIODELAY_GROUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220HLUTNM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223IBUF_LOW_PWR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227IN_TERM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 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. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241IODELAY_GROUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243IOSTANDARD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246IP_REPO_PATHS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249IS_ENABLED . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251KEEP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 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265LOCK_UPGRADE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 269LUTNM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271LUT_REMAP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275LVDS_PRE_EMPHASIS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277MARK_DEBUG. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279MAX_FANOUT. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282MUXF_REMAP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284ODT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286OFFSET_CNTRL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288PACKAGE_PIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290PATH_MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292PBLOCK. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294POST_CRC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296POST_CRC_ACTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298POST_CRC_FREQ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300POST_CRC_INIT_FLAG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302POST_CRC_SOURCE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304PRE_EMPHASIS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306PROCESSING_ORDER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308PROHIBIT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310PULLDOWN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311PULLTYPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313




PULLUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315RAM_DECOMP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317RAM_STYLE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319REF_NAME . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321REF_PIN_NAME. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 322REG_TO_SRL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323RLOC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324RLOCS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 328RLOC_ORIGIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330ROUTE_STATUS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333RPM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 335RPM_GRID . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336SEVERITY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338SLEW . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 340SRL_TO_REG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343SYNTH_CHECKPOINT_MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 344U_SET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347UNAVAILABLE_DURING_CALIBRATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351USE_DSP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353USED_IN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355USER_CLOCK_ROOT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357USER_CROSSING_SLR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359USER_SLL_REG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361USER_SLR_ASSIGNMENT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363VCCAUX_IO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365

付録 A: その他のリソースザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 367ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 367Documentation Navigator およびデザインハブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 367参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368トレーニングリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369お読みください: 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369




第 1 章

Vivado Design Suite のファーストクラスオブジェクト

概要

この文書では、ファーストクラスオブジェクト、ザイリンクス Vivado® Design Suite で使用可能なオブジェクトのプ

ロパティについて説明します。含まれる内容は次のとおりです。

• 第 1 章「Vivado Design Suite のファーストクラスオブジェクト」 : FPGA デザインデータベースをモデル化する

ため Vivado Design Suite で使用されるさまざまなデザインおよびデバイスのオブジェクトについて説明します。

カテゴリ別にオブジェクトを示し、次の章のオブジェクトの説明へのリンクを示します。

• 第 2 章「ファーストクラスオブジェクトのリスト (アルファベット順)」 : Vivado Design Suite のファーストクラ

スオブジェクトをアルファベット順にリストします。オブジェクトの定義、関連オブジェクトのリスト、各オ

ブジェクトに関連付けられているプロパティのリストを含みます。

• 第 3 章「主なプロパティの説明」 : Vivado Design Suite プロパティの説明、サポートされているアーキテクチャ、

適用可能エレメント、値、構文例 (Verilog、 VHDL、 XDC)、影響のあるデザインフローステップなどについて

項目別に説明します。

• 付録 A 「その他のリソース」 : https://japan.xilinx.com/support のザイリンクスサポートウェブサイトから入手可

能なリソースおよび資料をリストします。




第 1 章: Vivado Design Suite のファーストクラスオブジェクト

この資料から例をコピーする場合

注意: この資料からコードに構文またはコード例をコピーする前に、このセクションを注意してお読みください。

この資料には構文およびコード例が多く含まれており、これらの例を利用してコードにプロパティを挿入できます。

これらを PDF からコードに直接コピーする場合、次の問題があります。

• PDF からコード例をコピーして Vivado の Tcl コンソール、 Tcl スクリプト、 XDC ファイルに貼り付ける場合、

ダッシュ (-) がエヌダッシュまたはエムダッシュに置き換えられる可能性があります。

• PDF 資料の改行マークが例に挿入され、 Tcl スクリプトまたは XDC ファイルでエラーとなることがあります。

• 次のページにまたがる例をコピーすると、 PDF のヘッダーおよびフッターも一緒にコピーされ、 Tcl スクリプト

または XDC ファイルでエラーとなることがあります。

これらの問題を回避するには、 ASCII テキストエディターでコード例にある不必要なマーカーや情報を削除してか

ら、コード、 Vivado Design Suite の Tcl シェル、または Tcl コンソールに貼り付けるようにしてください。





ネットリストおよびデバイスオブジェクト

Vivado Design Suite では、インメモリデザインデータベースで数多くのファーストクラスオブジェクトがサポート

されています。このオブジェクトとは、論理デザインのセル、ネット、ポートのほか、ターゲットザイリンクスデバイスのデバイスリソース、プラットフォームボード、 Vivado Design Suite 特有の機能で使用されるオブジェクト (IP インテグレーターで使用されるブロックデザインオブジェクトや Vivado ハードウェアマネージャーで使用され

るハードウェアオブジェクトなど) のことです。論理デザインのネットリストオブジェクトは、 Vivado Design Suite でターゲットデバイスまたはボードのデバイスオブジェクトにマップされます。 9 ページの図 1-1 は一部の Vivado ファーストクラスオブジェクトの関連性を示したものです。この図は説明用のものであり、 Vivado ファーストクラ

スオブジェクトすべてを網羅したものではなく、またその関連性をすべて説明しているわけではありません。

図 1-1 の上部に表示されているネットリストオブジェクトは、 FPGA にプログラムするための論理デザインの一部で

す。図の下半分に表示されているデバイスオブジェクトは、実際の物理的な FPGA デバイスの一部で、クロック領

域、タイル、サイト、 CLB などのエリアリソースが含まれます。また、デバイスオブジェクトには、パッケージピンおよび I/O バンク (図の左側) のほか、ノード、ワイヤ、 PIP などの配線リソース (図の右側) も含まれます。

X-Ref Target - Figure 1-1

図 1-1: ネットリストおよびデバイスオブジェクト

Net

Pin

Port

Clock

Cell

Bel

Site/CLB

Clock Region

Package Pin

Bel Pin

Site Pin

Site Pip

I/O Standard

I/O Bank

Wire

Node

Pip

Tile

Timing Path

SLR

PkgPin_ByteGroup

PkgPin_Nibble

X14826-071619





Vivado Design Suite には、ネットリストデザインとまとめてタイミングレポートを作成し、配置配線結果を制約する

タイミングオブジェクトなど、ファーストクラスオブジェクトに関するカテゴリがほかにもあります。ネットリス

トおよびデバイスオブジェクトに関連付けられているタイミングオブジェクトにより、インプリメントされたデザ

インのタイミング解析を完全に実行できます。タイミングオブジェクトには、クロック、タイミングパス、遅延オ

ブジェクトがあります。

オブジェクト間の関連性は、オブジェクトどうしを結ぶ矢印で示されています。

• 矢印が両方のオブジェクトを指している場合は、クエリをどちらの方向からも指定できる関係であることを示

しています。たとえば、特定ネットに接続されているセル (get_cells -of_objects [get_nets]) をクエ

リ処理したり、特定セルに接続されているネット (get_nets -of_objects [get_cells]) をクエリ処理で

きます。

• 矢印が一方のみを指している場合は、その矢印の方向にのみクエリを指定できる関係であることを示していま

す。たとえば、図 1-1 の例を使用して説明すると、特定クロック領域にある基本エレメントは取得できますが (get_bels -of_objects [get_clock_regions])、特定の基本エレメントに関連付けられたクロック領域

を取得することはできません。

ファーストクラスオブジェクトの説明、ほかのオブジェクトとの関係、オブジェクトで定義されているプロパティ

については、後で説明します。

ネットリストオブジェクト

• 42 ページの「CELL」

• 46 ページの「CLOCK」

• 104 ページの「NET」

• 112 ページの「PIN」

• 122 ページの「PORT」

• 135 ページの「TIMING_PATH」

デバイスリソースオブジェクト

• 36 ページの「BEL」

• 40 ページの「BEL_PIN」

• 49 ページの「CLOCK_REGION」

• 100 ページの「IO_BANK」

• 102 ページの「IO_STANDARD」

• 108 ページの「NODE」

• 110 ページの「PACKAGE_PIN」

• 115 ページの「PIP または SITE_PIP」

• 118 ページの「PKGPIN_BYTEGROUP」

• 120 ページの「PKGPIN_NIBBLE」

• 125 ページの「SITE」

• 129 ページの「SLR」





• 131 ページの「TILE」

• 138 ページの「WIRE」





ブロックデザインオブジェクト

ブロックデザインは、インターコネクトされた IP コアで構成される複雑なサブシステムデザインで、スタンドアロ

ンデザインとして使用できるほか、その他のデザインに統合することもできます。ブロックデザインまたはダイア

グラムは、 Vivado Design Suite の IP インテグレーターを使用して作成できます。これらは、 Vivado Design Suite IDE の IP インテグレーターのキャンバス、または Tcl コマンドを使用してインタラクティブに作成できます。

ブロックデザインダイアグラムオブジェクトは、前に説明したネットリストオブジェクトに構造的にかなり類似

しています。図 1-2 に、ブロックデザインまたはダイアグラムを構成する異なるデザインオブジェクト間の関係を

示します。

上の図に示すように、ブロックダイアグラムオブジェクトには次が含まれます。

• 51 ページの「DIAGRAM」

• 19 ページの「BD_ADDR_SPACE」

• 16 ページの「BD_ADDR_SEG」

• 21 ページの「BD_CELL」

• 23 ページの「BD_INTF_NET」


図 1-2: ブロックデザインオブジェクト

bd_cell

bd_intf_pin

bd_intf_port

bd_intf_net

bd_port

bd_pin bd_net

diagram

bd_addr_space

bd_addr_seg

X14843-081315





• 25 ページの「BD_INTF_PIN」

• 28 ページの「BD_INTF_PORT」

• 30 ページの「BD_NET」

• 32 ページの「BD_PIN」

• 34 ページの「BD_PORT」





ハードウェアマネージャーオブジェクト

ハードウェアマネージャーは Vivado Design Suite の機能で、デバイスプログラマまたはデバッグボードに接続した

り、プログラムされたハードウェアデバイスを実行したりできます。ハードウェアマネージャーを使用すると、デ

バイス上のデバッグロジックを実行して、現在の値を設定または取り出す信号にアクセスできるようになります。

図 1-3 に、 Vivado ハードウェアマネージャーのデバッグコアとオブジェクトの多くを示します。

デバッグコアは、ザイリンクス IP カタログを使用して RTL デザインにインスタンシエートできます。 ILA または VIO デバッグコアの場合は、ネットリストベースのデバッグフローを使用して合成済みネットリストに挿入できま

す。詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 23] を参照してくださ

い。

上記の図に示すように、 Vivado ハードウェアマネージャーオブジェクトには次が含まれます。

• 52 ページの「HW_AXI」

• 54 ページの「HW_BITSTREAM」

• 56 ページの「HW_CFGMEM」

• 58 ページの「HW_DEVICE」

• 61 ページの「HW_ILA」


図 1-3: ハードウェアマネージャーオブジェクト

hw_server

hw_vio

hw_target hw_device

hw_ilahw_sysmon hw_sio_iberthw_axi

hw_probe

hw_ila_data

hw_bitstream

hw_cfgmem

hw_axi_txn

hw_sio_gtgroup

hw_sio_gt

hw_sio_tx hw_sio_rx

hw_sio_pll

hw_sio_scan

hw_sio_sweep

hw_sio_link

hw_sio_linkgroup

hw_sysmon_reg

X14844-081315





• 64 ページの「HW_ILA_DATA」

• 65 ページの「HW_PROBE」

• 67 ページの「HW_SERVER」

• 68 ページの「HW_SIO_GT」

• 78 ページの「HW_SIO_GTGROUP」

• 79 ページの「HW_SIO_IBERT」

• 81 ページの「HW_SIO_PLL」

• 83 ページの「HW_SIO_RX」

• 89 ページの「HW_SIO_TX」

• 92 ページの「HW_SYSMON」

• 96 ページの「HW_TARGET」

• 98 ページの「HW_VIO」




第 2 章

ファーストクラスオブジェクトのリスト (アルファベット順)

BD_ADDR_SEG

説明

アドレスセグメント (bd_addr_seg オブジェクト ) は、メモリ範囲の位置およびサイズを示すもので、範囲 (サイズ) と開始オフセット (オプション) が含まれます。

IP インテグレーターでは、さまざまなメモリマップされたマスターおよびスレーブインターフェイスに対し、業界

標準の IP-XACT データフォーマットに従って、終点のマスターおよびスレーブのメモリ要件および機能をキャプ

チャします。

アドレス指定可能なスレーブインターフェイスでは、メモリマップと呼ばれるアドレスセグメントコンテナーが

参照されます。これらのメモリマップの名前は通常、 S_AXI のなど、スレーブインターフェイスピンに従って付け

られます (必須ではありません)。

メモリマップには、スレーブアドレスセグメントが含まれます。これらのアドレスセグメントは、メモリマップ

を参照するスレーブインターフェイスのアドレスデコードウィンドウに該当します。スレーブセグメントをメモ

リマップで指定する場合は、範囲を含める必要があり、オプションでハードオフセットを設定してスレーブをマス

ターアドレス空間の指定したオフセットまたはそのアパーチャにのみマップ可能であることを示すことができます。

たとえば、通常 AXI4-Lite スレーブインターフェイスでは、メモリ範囲を示す 1 つのアドレスセグメントのみを使

用してアドレスセグメントが参照されますが、ブリッジのように、スレーブの中には複数のアドレスセグメントが

含まれたり、各アドレスデコードウィンドウのアドレス範囲が含まれるものがあります。

スレーブアドレスセグメントは、 assign_bd_address または create_bd_addr_seg コマンドを使用してマス

ターアドレス空間に割り当ます。

マスターインターフェイスのアドレスを指定すると、アドレス空間 (bd_addr_space) と呼ばれるアドレスセグメントコンテナーが参照されます。このアドレス空間はセルのインターフェイスピン (bd_intf_pin) で参照されます。外部 AXI マスターの場合、アドレス空間は外部インターフェイスポート (bd_intf_port) で参照されます。さまざまなプロ

トコルの複数のインターフェイスは、同じマスターアドレス空間を参照します。たとえば、 MicroBlaze プロセッサ

のデータアドレス空間は、 DLMB、 M_AXI_DP、および M_AXI_DC インターフェイスで参照されます。

アドレス空間には、マスターアドレスセグメントが含まれます。これらのマスターアドレスセグメントはマス

ターアドレス空間に割り当てられたスレーブアドレスセグメントと、マスターがアクセスするオフセットと範囲を

参照します。




第 2 章: ファーストクラスオブジェクトのリスト (アルファベット順)

関連オブジェクト

bd_addr_seg オブジェクトは、マスターアドレスセグメントとスレーブアドレスセグメントの両方を参照します。

bd_addr_space オブジェクトは、メモリマップとマスターアドレス空間の両方を参照します。

関連するアドレス空間とアドレスセグメント間は、すべて取得できます。次に例を示します。

# Get the slave address segments of a memory map space.get_bd_addr_segs -of_objects [get_bd_addr_spaces /mdm_1/S_AXI]

# Get the master address segments of amaster address space.get_bd_addr_segs -of_objects [get_bd_addr_spaces /Microblaze_0/Data]

# Get the slave adress segment from its referenced master address segment, or the # master address segment from its referencing slave address segment. get_bd_addr_segs -of_objects [get_bd_addr_segs <slave or master>_segment]

# Get the addr_segs referencing/referenced by interfaces.# Get all Master or slave interfaces.set vMB [get_bd_intf_pins -of_objects [get_bd_cells *] -filter {Mode == "Master"}]set vSB [get_bd_intf_pins -of_objects [get_bd_cells *] -filter {Mode == "Slave"}]

# Get master segmentsset vMS [get_bd_addr_segs -of_objects $vMB]

# Get slave segmentsset vSS [get_bd_addr_segs -of_objects $vSB]


図 2-1: ブロックデザインのアドレス空間およびアドレスセグメント

bd_cell

bd_intf_pinbd_intf_netbd_net

bd_addr_space

bd_addr_seg

X14845-081315





プロパティ

次に、ブロックデザインのアドレスセグメントオブジェクト (bd_addr_seg) のプロパティと値の例を示します。

Property Type Read-only Visible ValueACCESS string false true read-writeCLASS string true true bd_addr_segEXEIMG string false true MEMTYPE string false true dataNAME string false true SEG_axi_gpio_0_RegOFFSET string false true 0x40000000PATH string true true /microblaze_0/Data/SEG_axi_gpio_0_RegRANGE string false true 0x00010000SECURE bool false true 0USAGE string false true register

bd_addr_seg オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_bd_addr_segs ] 0]





BD_ADDR_SPACE

説明

アドレス空間 (bd_addr_space オブジェクト ) は、マスターインターフェイスまたはブロックデザイン外の AXI マス

ターに接続された AXI インターフェイスポートの論理的にアドレス指定可能なメモリ空間に割り当てられます。

Vivado Design Suite の IP インテグレーターでは、業界標準の IP-XACT データフォーマットに従って、メモリ要件お

よび機能がキャプチャされます。ブロックの中CAN複数のマスターインターフェイスに関連するアドレス空間が 1 つ含まれるものがあります。たとえば、システムバスおよび高速メモリバスの付いたプロセッサなどです。その他

のコンポーネント CANは、複数のマスターインターフェイス (命令用 1 つ、データ用 1 つ) に関連するアドレス空間

が複数含まれるものがあります。

マスターインターフェイスは、アドレス空間 (bd_addr_space オブジェクト ) を参照します。 AXI スレーブがマスターアドレス空間にマップされる場合は、マスターアドレスセグメント (bd_addr_seg) オブジェクトが作成され、スレー

ブのアドレスセグメントがマスターへマップされます。


マスターアドレスセグメント (bd_addr_seg) は、ブロックデザインで見つかった AXI マスターインターフェイスの

アドレス空間に関連付けられており、アドレス空間はセルのインターフェイスピン (bd_intf_pin) で参照されます。

外部 AXI マスターは、インターフェイスポート (bd_intf_port) に関連しています。

これらの関連オブジェクトの bd_addr_space オブジェクトは、次を使用すると取得できます。

get_bd_addr_spaces -of_objects [get_bd_cells /microblaze_0]get_bd_addr_segs -of_objects [get_bd_addr_spaces -of_objects [get_bd_cells /microblaze_0]]


図 2-2: ブロックデザインのアドレス空間およびアドレスセグメント

bd_cell


bd_addr_space

bd_addr_seg

X14845-081315





次を使用すると、ブロックデザインのアドレス空間に関連するオブジェクトを取得することもできます。

get_bd_intf_pins -of_objects [get_bd_addr_spaces *SLMB]

プロパティ

次に、ブロックデザインのアドレス空間オブジェクト (bd_addr_space) のプロパティと値の例を示します。

Property Type Read-only Visible ValueCLASS string true true bd_addr_spaceNAME string false true DataOFFSET string false true 0x00000000PATH string true true /microblaze_0/DataRANGE string false true 0x100000000TYPE string false true

bd_addr_space オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_bd_addr_spaces ] 0]





BD_CELL

説明

ブロックデザインセル (bd_cell オブジェクト ) は、 IP インテグレーターの IP コアオブジェクトのインスタンス、ま

たは階層ブロックデザインセルです。最下位セルは、 IP カタログのコアです。階層セルは、 1 つ以上のレベルのロ

ジック (最下位セルを含む) を含むモジュールまたはブロックです。

bd_cell オブジェクトの TYPE プロパティは、ブロックデザインセルが IP カタログからの最下位セルであるか (TYPE == IP)、または追加ロジックを含む階層モジュールであるか (TYPE == HIER) を示します。


図 2-3 に示すように、ブロックデザインセル (bd_cell) はブロックデザインまたはダイアグラムオブジェクトに含ま

れます。セルには、ブロックデザインピン (bd_pin) とインターフェイスピン (bd_intf_pin) が含まれます。階層的に

はブロックデザインポート (bd_port) およびインターフェイスポート (bd_intf_port) を含めることができます。これ

らは、ネット (bd_net) およびインターフェイスネット (bd_intf_net) により接続されます。メモリ関連のブロックデザインセルには、アドレス空間 (bd_addr_space) とアドレスセグメント (bd_addr_seg) も含めることができます。たと

えば、次を使用すると、これらのオブジェクトに関連するブロックデザインセルを取得できます。

get_bd_cells -of_objects [get_bd_addr_spaces]

次を使用すると、ブロックデザインセルに関連するオブジェクトを取得できます。

get_bd_addr_spaces -of_objects [get_bd_cells]

また、次を使用すると、別のブロックデザインセルの階層的オブジェクトであるブロックデザインセルを取得す

ることもできます。

get_bd_cells -of_objects [get_bd_cells microblaze_0_axi_periph]


図 2-3: ブロックデザインセル

bd_cell

bd_intf_pinbd_intf_netbd_pin bd_net

diagram

bd_addr_space





プロパティ

ブロックデザインセルオブジェクトの特定のプロパティは、そのオブジェクトの示すネットのタイプによって異な

ります。次の表には、 Vivado Design Suite で bd_cell オブジェクトに割り当てられたプロパティの一部をその値の例と

共にリストしています。

Property Type Read-only Visible ValueCLASS string true true bd_cellCONFIG.C_ALL_INPUTS string false true 0CONFIG.C_ALL_INPUTS_2 string false true 0CONFIG.C_ALL_OUTPUTS string false true 1CONFIG.C_ALL_OUTPUTS_2 string false true 0CONFIG.C_DOUT_DEFAULT string false true 0x00000000CONFIG.C_DOUT_DEFAULT_2 string false true 0x00000000CONFIG.C_GPIO2_WIDTH string false true 32CONFIG.C_GPIO_WIDTH string false true 4CONFIG.C_INTERRUPT_PRESENT string false true 0CONFIG.C_IS_DUAL string false true 0CONFIG.C_TRI_DEFAULT string false true 0xFFFFFFFFCONFIG.C_TRI_DEFAULT_2 string false true 0xFFFFFFFFCONFIG.Component_Name string false true base_mb_axi_gpio_0_0CONFIG.GPIO2_BOARD_INTERFACE string false true CustomCONFIG.GPIO_BOARD_INTERFACE string false true led_4bitsCONFIG.USE_BOARD_FLOW string false true trueLOCATION string false true 5 1720 200LOCK_UPGRADE bool false true 0NAME string false true axi_gpio_0PATH string true true /axi_gpio_0SCREENSIZE string false true 180 116SDX_KERNEL string true false falseSDX_KERNEL_SIM_INST string true false SDX_KERNEL_SYNTH_INST string true false SDX_KERNEL_TYPE string true false SELECTED_SIM_MODEL string false true rtlTYPE string true true ipVLNV string true true xilinx.com:ip:axi_gpio:2.0

bd_cell オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェル

または Tcl コンソールに貼り付けます。

report_property -all [lindex [get_bd_cells] 0]





BD_INTF_NET

説明

インターフェイスとは共通のファンクションを共有する信号をグループ化したもので、個別信号と複数バスの両方

が含まれます。たとえば AXI4-Lite マスターには、接続に必要な多くの信号と複数のバスが含まれます。これらの信

号およびバスをインターフェイスにグループ化すると、 Vivado IP インテグレーターで共通のインターフェイスが識

別できるようになり、自動的に 1 つの手順で自動的に複数の接続が実行されます。

インターフェイスは、 IP-XACT 規格を使用して定義されます。ザイリンクスから提供されている標準インターフェ

イスは、 Vivado ツールのインストールディレクトリ data/ip/interfaces にあります。インターフェイスネット、ピン、

ポートの詳細は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 27] を参照してください。

ブロックデザインのインターフェイスネット (bd_intf_net オブジェクト ) は、ブロックデザインセルのインターフェ

イスピンをほかのインターフェイスピンまたは外部インターフェイスポートに接続します。 bd_intf_net オブジェク

トは、複数レベルのデザイン階層を介してブロックデザインセル間を接続します。すべてのインターフェイスネッ

トには、デザインで識別できるような名前が付きます。これらのネットに接続されるすべてのブロックデザインセル、インターフェイスピン、およびインターフェイスポートは電気的に接続されています。


23 ページの図 2-4 に示すように、ブロックデザインインターフェイスネット (bd_intf_net オブジェクト ) はブ

ロックデザインまたはダイアグラムに含まれており、インターフェイスポート (bd_intf_port) に接続され、イン

ターフェイスピン (bd_intf_pin) を介してダイアグラムのブロックデザインセル (bd_cell) に接続されます。ダイ

アグラムの bd_intf_nets、 bd_cell、 bd_intf_pin、および bd_intf_port オブジェクトは次のように取得できます。


図 2-4: ブロックデザインインターフェイスネット

bd_cell

bd_intf_pin

bd_intf_port

bd_intf_net

bd_port

bd_pin bd_net

diagram

bd_addr_space





get_bd_intf_nets -of_objects [get_bd_ports]

また、特定の bd_intf_net に接続されるブロックデザインセル (bd_cell)、 bd_intf_pins、または bd_intf_port オブジェク

トは次のように取得できます。

get_bd_cells -of_objects [get_bd_intf_nets /INTERRUPT_1_1]

プロパティ

bd_intf_net オブジェクトのプロパティには、次が含まれます。

Property Type Read-only Visible ValueCLASS string true true bd_intf_netNAME string false true microblaze_0_axi_periph_to_s00_couplersPATH string true true /microblaze_0_axi_periph/microblaze_0_axi_periph_to_s00_couplers

bd_intf_net オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_bd_intf_nets] 0]





BD_INTF_PIN

説明

インターフェイスとは共通のファンクションを共有する信号をグループ化したもので、個別信号と複数バスの両方







ブロックデザインインターフェイスピン (bd_intf_pin オブジェクト ) は、ブロックデザインセルの論理的接続ポイ

ントです。インターフェイスピンは、セルの内部を抽象化して、使用しやすいように簡素化できます。インター

フェイスピンは、階層ブロックデザインセルまたは最下位セルに使用できます。


ブロックデザインインターフェイスピンは、ブロックデザインセル (bd_cell) に接続され、ブロックデザインまた

はダイアグラムのインターフェイスネット (bd_intf_net) を使用することで、その他のインターフェイスピン (bd_intf_pin) またはインターフェイスポート (bd_intf_port) に接続できます。


図 2-5: ブロックデザインインターフェイスピン

bd_cell


bd_addr_space

bd_addr_seg

X14848-081315





bd_addr_space、 bd_addr_seg、 bd_cell、および bd_intf_net オブジェクトの bd_intf_pins は、次のように取得できます。

get_bd_intf_pins -of_objects [get_bd_cells clk_wiz_1]

また、次を使用すると、特定の bd_intf ピンの bd_addr_spaces、 bd_addr_segs, bd_cells、および bd_intf_nets を取得する

こともできます。

get_bd_addr_spaces -of_objects [get_bd_intf_pins microblaze_0/*]

プロパティブロックデザインインターフェイスピンオブジェクトの特定のプロパティは、そのピンのタイプによって変わる

ことがあります。次の表には、マスター AXI インターフェイスのピンオブジェクトに割り当てられたプロパティの

一部をその値の例と共にリストしています。

Property Type Read-only Visible ValueBRIDGES string false false CLASS string true true bd_intf_pinCONFIG.ADDR_WIDTH string true true 32CONFIG.ARUSER_WIDTH string true true 0CONFIG.AWUSER_WIDTH string true true 0CONFIG.BUSER_WIDTH string true true 0CONFIG.CLK_DOMAIN string true true base_mb_clk_wiz_1_0_clk_out1CONFIG.DATA_WIDTH string true true 32CONFIG.FREQ_HZ string true true 100000000CONFIG.HAS_BRESP string true true 1CONFIG.HAS_BURST string true true 0CONFIG.HAS_CACHE string true true 0CONFIG.HAS_LOCK string true true 0CONFIG.HAS_PROT string true true 1CONFIG.HAS_QOS string true true 0CONFIG.HAS_REGION string true true 0CONFIG.HAS_RRESP string true true 1CONFIG.HAS_WSTRB string true true 1CONFIG.ID_WIDTH string true true 0CONFIG.MAX_BURST_LENGTH string true true 1CONFIG.NUM_READ_OUTSTANDING string true true 1CONFIG.NUM_READ_THREADS string true true 1CONFIG.NUM_WRITE_OUTSTANDING string true true 1CONFIG.NUM_WRITE_THREADS string true true 1CONFIG.PHASE string true true 0.0CONFIG.PROTOCOL string true true AXI4LITECONFIG.READ_WRITE_MODE string true true READ_WRITECONFIG.RUSER_BITS_PER_BYTE string true true 0CONFIG.RUSER_WIDTH string true true 0CONFIG.SUPPORTS_NARROW_BURST string true true 0CONFIG.WUSER_BITS_PER_BYTE string true true 0CONFIG.WUSER_WIDTH string true true 0LOCATION string false true MODE string true true MasterNAME string false true M_AXI_DPPATH string true true /microblaze_0/M_AXI_DPTYPE string true true ipVLNV string true true xilinx.com:interface:aximm_rtl:1.0





bd_intf_pin オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_bd_intf_pins */*] 0]

または、次の Tcl スクリプトを使用すると、各ブロックデザインセルの bd_intf_pin オブジェクトそれぞれのプロパ

ティがレポートされます。

foreach x [get_bd_intf_pins -of_objects [get_bd_cells]] {puts "Next Interface Pin starts here

..............................................."report_property -all $x

}





BD_INTF_PORT

説明インターフェイスとは共通のファンクションを共有する信号をグループ化したもので、個別信号と複数バスの両方







ブロックデザインインターフェイスポートは、特別なタイプの階層ピン (ブロックダイアグラムの最上位のピン) です。ブロックデザインでは、ポートおよびインターフェイスが FPGA デザイン全体またはシステムレベルデザイ

ン内外のブロックデザインまたはダイアグラムと外部接続との通信に使用される主なポートになります。


ブロックデザインインターフェイスポート (bd_intf_port オブジェクト ) はブロックデザインまたはダイアグラムで

発生し、ブロックデザインインターフェイスネット (bd_intf_net) によってブロックデザインセル (bd_cell) のピンに

接続されます。ダイアグラムの bd_intf_port、またはブロックデザインインターフェイスネットに接続されている bd_intf_port は、次のコマンドで取得できます。

get_bd_intf_ports -of_objects [get_bd_intf_nets]


図 2-6: ブロックデザインインターフェイスポート

bd_cell

bd_intf_pin

bd_intf_port

bd_intf_net

bd_port

bd_pin bd_net

diagram

bd_addr_space





次を使用すると、 bd_intf_port に接続されるインターフェイスネットを取得することもできます。

get_bd_intf_nets -of_objects [get_bd_intf_ports CLK*]

プロパティブロックデザインインターフェイスポートオブジェクトの特定のプロパティは、そのポートのタイプによって変

わることがあります。次の表には、クロックの bd_intf_port オブジェクトに割り当てられたプロパティの一部をその

値の例と共にリストしています。

Property Type Read-only Visible ValueCLASS string true true bd_intf_portLOCATION string false true 1950 430MODE string true true MasterNAME string false true ddr4_sdramPATH string true true /ddr4_sdramVLNV string true true xilinx.com:interface:ddr4_rtl:1.0

bd_intf_port オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_bd_intf_ports] 0]





BD_NET

説明

ブロックデザインネット (bd_net オブジェクト ) は、 IP インテグレーターブロックデザインセルのピンをその他の

ピンまたは外部ポートに接続します。 bd_net オブジェクトは、複数レベルのデザイン階層を介して接続され、ブ

ロックデザインセルが接続されます。すべてのネットには、デザインで識別できるような名前が付きます。これら

のネットに接続されているすべてのブロックデザインセル、ピン、およびポートは、電気的に接続されています。


ブロックデザインネット (bd_net オブジェクト ) はブロックデザインまたはダイアグラムで発生し、ポート (bd_port) に接続され、ピン (bd_pin) を介してダイアグラムのブロックデザインセル (bd_cell) に接続されます。ダイアグラム

の bd_nets、 bd_cell、 bd_pin、および bd_port オブジェクトは次のように取得できます。

get_bd_nets -of_objects [get_bd_ports]

また、特定の bd_net に接続される bd_cells、 bd_pins、または bd_port オブジェクトは次のように取得できます。

get_bd_cells -of_objects [get_bd_nets clk_wiz*]


図 2-7: ブロックデザインネット

bd_cell

bd_intf_port

bd_intf_net

bd_port

bd_pin bd_net

diagram

bd_addr_spac





プロパティ

bd_net オブジェクトのプロパティには、次が含まれます。

Property Type Read-only Visible ValueCLASS string true true bd_netNAME string false true clk_wiz_1_lockedPATH string true true /clk_wiz_1_locked

bd_net オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェル


report_property -all [lindex [get_bd_nets] 0]





BD_PIN

説明

ブロックデザインピン (bd_pin オブジェクト ) は、ブロックデザインセルの論理的接続ポイントです。ブロックデザインピンを使用すると、セルの内部ロジックを抽象化して、使用しやすいように簡素化できます。ピンは、スカ

ラーまたはバスピンで、階層ブロックデザインセルまたは最下位セルで使用できます。


図 2-8 に示すように、ブロックデザインピンは、ブロックデザインセル (bd_cell) に接続され、ブロックデザイン

またはダイアグラムのネット (bd_net) を使用することで、その他のピン (bd_pin) またはポート (bd_port) に接続でき

ます。

bd_cell および bd_net オブジェクトの bd_pins は、次のように取得できます。

get_bd_pins -of_objects [get_bd_cells clk_wiz_1]

また、次を使用すると、特定の bd_pin の bd_cell または bd_net を取得することもできます。

get_bd_cells -of [get_bd_pins */Reset]


図 2-8: ブロックデザインピン

bd_cell

bd_intf_netbd_pin bd_net

diagram

bd_addr_space





プロパティ

ブロックデザインピンオブジェクトの特定のプロパティは、そのピンのタイプによって変わることがあります。次

の表には、 Vivado Design Suite で CLK タイプの bd_pin オブジェクトに割り当てられたプロパティの一部をその値の

例と共にリストしています。

Property Type Read-only Visible ValueCLASS string true true bd_pinDEFAULT_DRIVER string true true 0000DIR string true true OINTF string true true TRUELEFT string true true 3LOCATION string false true NAME string false true gpio_io_oPATH string true true /axi_gpio_0/gpio_io_oRIGHT string true true 0TYPE string true true undef

bd_net オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェル


report_property -all [lindex [get_bd_pins */*] 0]





BD_PORT

説明

ブロックデザインポートは、特別なタイプの階層ピン (ダイアグラムの最上位のピン) です。ブロックデザインで

は、ポートは、 FPGA デザイン全体またはシステムレベルデザイン内外のブロックデザインまたはダイアグラムと

の外部接続との通信に使用される主なポートです。


ブロックデザインポート (bd_port オブジェクト ) はブロックデザインまたはダイアグラムに含まれており、ブロッ

クデザインネット (bd_net) によって、ダイアグラムのブロックデザインセル (bd_cell) のピン (bd_pin) に接続されま

す。ダイアグラムの bd_ports、またはブロックデザインネットに接続されている bd_ports は、次のように取得でき

ます。

get_bd_ports -of_objects [get_bd_nets]

次を使用すると、 bd_port オブジェクトに接続されるインターフェイスネットを取得できます。

get_bd_nets -of_objects [get_bd_ports aux_reset_in]


図 2-9: ブロックデザインポート

bd_cell

bd_intf_port

bd_intf_net

bd_port

bd_pin bd_net

diagram

bd_addr_





プロパティブロックデザインポートオブジェクトの特定のプロパティは、そのポートのタイプによって変わることがありま

す。次の表には、 Vivado Design Suite で RESET タイプの bd_port オブジェクトに割り当てられたプロパティの一部を

その値の例と共にリストしています。

Property Type Read-only Visible ValueCLASS string true true bd_portCONFIG.POLARITY string false true ACTIVE_LOWDIR string true true IINTF string true true FALSELEFT string false true LOCATION string false true 130 560NAME string false true aux_reset_inPATH string true true /aux_reset_inRIGHT string false true TYPE string true true rst

bd_port オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェル


report_property -all [lindex [get_bd_ports] 0]





BEL

説明

BEL または基本エレメントは、デザインのネットリストビューの最下位セルに該当するもので、ターゲットザイリ

ンクス FPGA のデバイスオブジェクトで、フリップフロップ、 LUT、キャリーロジックなどの基本ネットリストオブジェクトをデバイスに配置またはマップするためのものです。

BEL はデバイス上でスライスや I/O ブロック (IOB) などの「SITE」オブジェクトにまとめられています。 1 つのサイ

トには BEL が 1 つまたは複数存在します。この BEL を使用して、デザインネットリストをターゲットデバイスの

特定のロケーションやデバイスリソースにロジックを割り当てます。

ザイリンクス FPGA ごとにさまざまな異なる BEL タイプがあります。次は、Kintex®-7 パーツ、XC7K70TFBG676. の BEL のタイプです。 BEL には、次のようにさまざまなタイプがあります。

AFF AFF2 BFF BFF2 BITSLICE_CONTROL_BEL BSCAN1 BSCAN2 BSCAN3 BSCAN4 BSCAN_BSCAN BUFCE_BUFCE BUFCE_BUFCE_LEAF BUFCE_BUFCE_ROW BUFFER BUFGCE_DIV_BUFGCE_DIV BUFGCTRL_BUFGCTRL BUFG_GT_BUFG_GT BUFG_GT_BUFG_GT_SYNC BUFHCE_BUFHCE BUFIO_BUFIO BUFMRCE_BUFMRCE BUFR_BUFR CAPTURE_CAPTURE CARRY4 CARRY8 CFF CFF2 CFG_IO_ACCESS DCIRESET DCIRESET_DCIRESET DFF DFF2 DNA_PORT DNA_PORT_DNA_PORT DSP48E1_DSP48E1 DSP_ALU DSP_A_B_DATA DSP_C_DATA DSP_MULTIPLIER DSP_M_DATA DSP_OUTPUT DSP_PREADD DSP_PREADD_DATA EFF EFF2 EFUSE_USR EFUSE_USR_EFUSE_USR F7MUX F8MUX F9MUX FFF FFF2 FF_INIT FIFO18E1_FIFO18E1 FRAME_ECC FRAME_ECC_FRAME_ECC GCLK_DELAY GFF GFF2 GTHE3_CHANNEL_GTHE3_CHANNEL GTHE3_CHANNEL_IPAD1 GTHE3_CHANNEL_IPAD2 GTHE3_CHANNEL_OPAD1 GTHE3_CHANNEL_OPAD2 GTHE3_COMMON_GTHE3_COMMON GTHE3_COMMON_PADN GTHE3_COMMON_PADP GTXE2_CHANNEL_GTXE2_CHANNEL GTXE2_COMMON_GTXE2_COMMON HARD0 HARD1 HARD_SYNC_SYNC_UNIT HFF HFF2 HPIOBDIFFINBUF_DIFFINBUF HPIOBDIFFOUTBUF_DIFFOUTBUF HPIOB_IBUFCTRL HPIOB_INBUF HPIOB_OUTBUF HPIOB_PAD HPIOB_PULL





HPIO_OUTINV HPIO_VREF HRIODIFFINBUF_DIFFINBUF HRIODIFFOUTBUF_DIFFOUTBUF HRIO_IBUFCTRL HRIO_INBUF HRIO_OUTBUF HRIO_OUTINV HRIO_PAD HRIO_PULL IBUFDS0_GTE3 IBUFDS1_GTE3 IBUFDS_GTE2_IBUFDS_GTE2 ICAP_BOT ICAP_ICAP ICAP_TOP IDELAYCTRL_IDELAYCTRL IDELAYE2_FINEDELAY_IDELAYE2_FINEDELAY IDELAYE2_IDELAYE2 ILOGICE2_IFF ILOGICE3_IFF ILOGICE3_ZHOLD_DELAY INVERTER IN_FIFO_IN_FIFO IOB18M_INBUF_DCIEN IOB18M_OUTBUF_DCIEN IOB18M_TERM_OVERRIDE IOB18S_INBUF_DCIEN IOB18S_OUTBUF_DCIEN IOB18S_TERM_OVERRIDE IOB18_INBUF_DCIEN IOB18_OUTBUF_DCIEN IOB18_TERM_OVERRIDE IOB33M_INBUF_EN IOB33M_OUTBUF IOB33M_TERM_OVERRIDE IOB33S_INBUF_EN IOB33S_OUTBUF IOB33S_TERM_OVERRIDE IOB33_INBUF_EN IOB33_OUTBUF IOB33_TERM_OVERRIDE LUT5 LUT6 LUT_OR_MEM5 LUT_OR_MEM6 MASTER_JTAG MMCME2_ADV_MMCME2_ADV MMCME3_ADV_MMCM_TOP OBUFDS0_GTE3 OBUFDS1_GTE3 ODELAYE2_ODELAYE2 OLOGICE2_MISR OLOGICE2_OUTFF OLOGICE2_TFF OLOGICE3_MISR OLOGICE3_OUTFF OLOGICE3_TFF OUT_FIFO_OUT_FIFO PAD PCIE_2_1_PCIE_2_1 PCIE_3_1_PCIE_3_1 PHASER_IN_PHY_PHASER_IN_PHY PHASER_OUT_PHY_PHASER_OUT_PHY PHASER_REF_PHASER_REF PHY_CONTROL_PHY_CONTROL PLLE2_ADV_PLLE2_ADV PLLE3_ADV_PLL_TOP PLL_SELECT_BEL PMV2_PMV2 PULL_OR_KEEP1 RAMB18E1_RAMB18E1 RAMB18E2_U_RAMB18E2 RAMBFIFO18E2_RAMBFIFO18E2 RAMBFIFO36E1_RAMBFIFO36E1 RAMBFIFO36E2_RAMBFIFO36E2 REG_INIT RIU_OR_BEL RXTX_BITSLICE SELMUX2_1 SLICEL_A5LUT SLICEL_A6LUT SLICEL_B5LUT SLICEL_B6LUT SLICEL_C5LUT SLICEL_C6LUT SLICEL_CARRY4_AMUX SLICEL_CARRY4_AXOR SLICEL_CARRY4_BMUX SLICEL_CARRY4_BXOR SLICEL_CARRY4_CMUX SLICEL_CARRY4_CXOR SLICEL_CARRY4_DMUX SLICEL_CARRY4_DXOR SLICEL_D5LUT SLICEL_D6LUT SLICEL_E5LUT SLICEL_E6LUT SLICEL_F5LUT SLICEL_F6LUT SLICEL_G5LUT SLICEL_G6LUT SLICEL_H5LUT SLICEL_H6LUT SLICEM_A5LUT SLICEM_A6LUT SLICEM_B5LUT SLICEM_B6LUT SLICEM_C5LUT SLICEM_C6LUT SLICEM_CARRY4_AMUX SLICEM_CARRY4_AXOR SLICEM_CARRY4_BMUX SLICEM_CARRY4_BXOR SLICEM_CARRY4_CMUX SLICEM_CARRY4_CXOR SLICEM_CARRY4_DMUX SLICEM_CARRY4_DXOR





SLICEM_D5LUT SLICEM_D6LUT SLICEM_E5LUT SLICEM_E6LUT SLICEM_F5LUT SLICEM_F6LUT SLICEM_G5LUT SLICEM_G6LUT SLICEM_H5LUT SLICEM_H6LUT STARTUP STARTUP_STARTUP SYSMONE1_SYSMONE1 SYSMON_IPAD1 SYSMON_IPAD2 TRISTATE_TX_BITSLICE USR_ACCESS USR_ACCESS_USR_ACCESS XADC_XADC XIPHY_FEEDTHROUGH_BEL

関連オブジェクト X-Ref Target - Figure 2-10

図 2-10: BEL オブジェクト

Net

Pin

Port

Clock

Cell

Bel

Site

Clock Region

Package Pin

Bel Pin

Site Pin

Site Pip

I/O Standard

I/O Bank

Wire

Node

Pip

Tile

Timing Path

SLR

X14853-081315





38 ページの図 2-10 に示すように、ネットリストデザインの最下位セルはターゲットパーツの BEL にマップできま

す。 BEL はターゲットザイリンクスデバイスのサイトにまとめられ、 BEL とサイトの両方がタイルとクロック領域

にまとめられます。各 BEL にはセルのピンにマップする BEL ピンがあり、また BEL がネットリストオブジェクト

であるネットへの接続点になります。

次を使用すると、 SLR、サイト、セル、クロック領域、ネットの BEL を取得できます。

get_bels -of [get_clock_regions X1Y3]

セル、サイト、タイル、 BEL オブジェクトの BEL ピンも次のように取得できます。

get_cells -of [get_bels SLICE_X104Y100/B6LUT]

プロパティ

BEL オブジェクトに割り当てられるプロパティはタイプによって異なります。次は、 BEL の BUFIO タイプに割り当

てられたプロパティとその値の例を示しています。

Property Type Read-only Visible ValueCLASS string true true belCONFIG.DELAY_BYPASS.VALUES string true true FALSE, TRUEIS_RESERVED bool true true 0IS_TEST bool true true 0IS_USED bool true true 0NAME string true true BUFIO_X0Y25/BUFIONUM_BIDIR int true true 0NUM_CONFIGS int true true 1NUM_INPUTS int true true 1NUM_OUTPUTS int true true 1NUM_PINS int true true 2PROHIBIT bool false true 0TYPE string true true BUFIO_BUFIO

BEL オブジェクトに割り当てられるプロパティは TYPE によって異なります。上記にリストされている BEL の各タ

イプのプロパティを確認するには、 report_property コマンドを使用します。

report_property -all [lindex [get_bels -filter {TYPE == <BEL_TYPE>}] 0]

<BEL_TYPE> にはリストされている BEL タイプの 1 つが入ります。次に例を示します。

report_property -all [lindex [get_bels -filter {TYPE == SLICEM_CARRY4_AXOR}] 0]report_property -all [lindex [get_bels -filter {TYPE == LUT5}] 0]report_property -all [lindex [get_bels -filter {TYPE == IOB33S_OUTBUF}] 0]

ヒント : report_property コマンドは、現在のデザインで関連オブジェクトが見つからなかった場合、オブジェク

トが見つからないという内容の警告メッセージを返します。このコマンドの詳細は、『Vivado Design Suite Tcl コマン

ドリファレンスガイド』 (UG835) [参照 13] を参照してください。





BEL_PIN

説明

BEL_PIN は、 BEL オブジェクトのピンまたは接続ポイントです。

ロジック CELL の PIN (NET の接続ポイント ) のようなネットリストオブジェクトに関連するデバイスオブジェクト

です。


図 2-11: BEL_PIN オブジェクト

Net

Pin

Port

Clock

Cell

Bel

Site

ck on

Bel Pin

Site Pin

Site Pip

Wire

Node

Pip

Tile

SLR

X14854-081315





関連オブジェクト図 2-11 に示すように、 BEL_PIN オブジェクトは、 BEL および SITE デバイスリソースと、 PIN および NET ネットリ

ストオブジェクトに関連しています。次の Tcl コマンド形式を使用すると、 BEL、 SITE、 PIN、または NET の BEL_PIN を取得できます。

get_bel_pins -of_objects [get_pins usbEngine0/usbEngineSRAM/Ram_reg_9/CLKARDCLK]

また、 SLR および BEL_PIN が存在する TILE や BEL_PIN に関連する NODE も取得できます。

get_slr -of_objects [get_bel_pins SLICE_X8Y176/D5LUT/WA5]

プロパティ

次は BEL_PIN オブジェクトに割り当てられたプロパティとその値の例です。

Property Type Read-only Visible ValueCLASS string true true bel_pinDIRECTION enum true true ININDEX int true true 1INDEX_IN_BEL int true true 1INDEX_IN_BUS int true true 1023INDEX_IN_ELEMENT int true true 1INDEX_IN_TILE int true true 65535IS_BAD bool true true 0IS_BIDIR bool true true 0IS_CLOCK bool true true 0IS_DATA bool true true 0IS_ENABLE bool true true 1IS_INPUT bool true true 1IS_OPTIONALLY_INVERTIBLE bool true false 0IS_OUTPUT bool true true 0IS_PART_OF_BUS bool true true 0IS_RESET bool true true 0IS_SET bool true true 0IS_TEST bool true true 0IS_USED bool true true 0NAME string true true IOB_X0Y197/OUTBUF/TRISITE_ID int true true 188SPEED_INDEX int true true 0

Vivado Design Suite Tcl シェルまたは Tcl コンソールで次の FOREACH ループを使用すると、特定 BEL オブジェクト

の BEL_PIN すべてのプロパティをレポートできます。

foreach x [get_bel_pins -of [get_bels <bel_name>]] {puts "****************** $x *****************"report_property -all $x

}

<bel_name> は、レポートする BEL オブジェクトの名前です。





CELL

説明

CELL は、ネットリストロジックオブジェクトのインスタンスで、最下位セルまたは階層セルのいずれかです。最

下位セルはプリミティブまたはプリミティブマクロで、ネットリストにこれ以上のロジックの詳細はありません。

階層セルはモジュールまたはブロックで、 1 つ以上のレベルのロジックを含み、最下位セルで終了します。


図 2-12 に示すように、セルには外部ネットリストを定義するためネットに接続されているピンがあります。階層セ

ルにはピンに関連付けられているポートも含まれ、階層の内部ネットリストを定義するためネットに内部接続され

ています。

最下位セルは、ターゲットザイリンクス FPGA のデバイスリソースに配置またはマップされます。フリップフロッ

プ、 LUT、 MUX などの基本ロジックの場合、セルは BEL オブジェクトに配置され、 BRAM や DSP などの大型ロ

ジックセルの場合、セルはサイトオブジェクトに配置されます。 BEL はさらに大きなサイトであるスライスにもま

とめられるので、セルは BEL およびサイトオブジェクトに関連付けることができるのです。サイトはクロック領域

およびタイルにまとめられます。

また、セルはデザインのタイミングパスに関連付けられるので、 DRC 違反にも関連付けることができ、デザインに

関連する問題をすばやく見つけて解決するのに役立ちます。


図 2-12: CELL オブジェクト

Net

Pin

Port

Clock

Cell

Bel

Site

Clock Region

Package Pin

Bel Pin

Site Pin

Wire

NodeTiming Path





次を使用すると、ピン、タイミングパス、ネット、 BEL、クロック領域、サイト、または DRC 違反に関連付けられ

たセルを取得できます。

get_cells -of [get_nets clk]

プロパティ最下位セルオブジェクトに複数のタイプがあり、次の表に示すように PRIMITIVE_GROUP、PRIMITIVE_SUBGROUP、 PRIMITIVE_TYPE プロパティで定義されています。

表 2-1: セルプリミティブ

PRIMITIVE_GROUP PRIMITIVE_SUBGROUP PRIMITIVE_TYPE

BLOCKRAM BRAMBLOCKRAM.BRAM.RAMB18E2

BLOCKRAM.BRAM.RAMB36E2

CLB CARRY CLB.CARRY.CARRY8

LUT

CLB.LUT.LUT1

CLB.LUT.LUT2

CLB.LUT.LUT3

CLB.LUT.LUT4

CLB.LUT.LUT5

CLB.LUT.LUT6

LUTRAM

CLB.LUTRAM.RAM32M

CLB.LUTRAM.RAM32M16

CLB.LUTRAM.RAM32X1D

MUXFCLB.MUXF.MUXF7

CLB.MUXF.MUXF8

SRL

CLB.SRL.SRL16E

CLB.SRL.SRLC16E

CLB.SRL.SRLC32E

Others CLB.others.LUT6_2

CLOCK BUFFERCLOCK.BUFFER.BUFGCE

CLOCK.BUFFER.BUFGCE_DIV

PLLCLOCK.PLL.MMCME3_ADV

CLOCK.PLL.PLLE3_ADV

CONFIGURATION BSCAN CONFIGURATION.BSCAN.BSCANE2

I/O BDIR_BUFFER I/O.BIDIR_BUFFER.IOBUFDS

BITSLICE

I/O.BITSLICE.BITSLICE_CONTROL

I/O.BITSLICE.RIU_OR

I/O.BITSLICE.RXTX_BITSLICE

I/O.BITSLICE.TX_BITSLICE_TRI





すべてのセルに共通のプロパティセットがあり、各セルのグループ、サブグループ、およびタイプにさらに特有の

プロパティがある場合があります。 PRIMITIVE_GROUP、 PRIMITIVE_SUBGROUP または PRIMITIVE_TYPE プロパ

ティの値でフィルターすると、特定のタイプのセルオブジェクトのプロパティを取得できます。

INPUT_BUFFER

I/O.INPUT_BUFFER.HPIO_VREF

I/O.INPUT_BUFFER.IBUF

I/O.INPUT_BUFFER.IBUFDS

OUTPUT_BUFFER

I/O.OUTPUT_BUFFER.IOBUFE3

I/O.OUTPUT_BUFFER.OBUF

I/O.OUTPUT_BUFFER.OBUFDS

OTHERS others

others.others.others

OTHERS.others.AND2B1L

OTHERS.others.GND

OTHERS.others.VCC

REGISTER SDR

REGISTER.SDR.FDCE

REGISTER.SDR.FDPE

REGISTER.SDR.FDRE

REGISTER.SDR.FDSE

RTL_GATE buf RTL_GATE.buf.RTL_INV

logical

RTL_GATE.logical.RTL_AND

RTL_GATE.logical.RTL_OR

RTL_GATE.logical.RTL_XOR

RTL_MEMORY ram RTL_MEMORY.ram.RTL_RAM

rom RTL_MEMORY.rom.RTL_ROM

RTL_MUX mux RTL_MUX.mux.RTL_MUX

RTL_OPERATOR arithmetic

RTL_OPERATOR.arithmetic.RTL_ADD

RTL_OPERATOR.arithmetic.RTL_MULT

RTL_OPERATOR.arithmetic.RTL_SUB

equality RTL_OPERATOR.equality.RTL_EQ

shift RTL_OPERATOR.shift.RTL_RSHIFT

REGISTER flop RTL_REGISTER.flop.RTL_REG

PRIMITIVE_GROUP PRIMITIVE_SUBGROUP PRIMITIVE_TYPE





PRIMITIVE_TYPE は列挙プロパティで、定義された値は list_property_value コマンドで返すことができます。

list_property_value -class cell PRIMITIVE_TYPE

ただし、デザインに定義されているすべての PRIMITIVE_TYPE のセルが含まれているとは限りません。次の Tcl コードは、デザインのすべての階層で検索を実行し、デザインに含まれるすべてのセルの PRIMITIVE_TYPE プロパ

ティ (プロパティが重複する場合は 1 回のみ) を返します。

foreach x [get_cells -hierarchical *] { lappend primTypes [get_property PRIMITIVE_TYPE $x] }join [lsort -unique $primTypes] \n

次のコマンドを使用すると、返されたリスト ($primTypes) から特定の PRIMITIVE_TYPE のプロパティをレポート

できます。

report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == <val>}] 0]

<val> には、プロパティをレポートする PRIMITIVE_TYPE を指定します。たとえば、 BLOCKRAM.BRAM.RAM18E2 タイプのセルのプロパティを返すには、次を使用します。

report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == "BLOCKRAM.BRAM.RAMB18E2"}] 0]

ヒント : report_property コマンドは、現在のデザインで関連オブジェクトが見つからなかった場合、オブジェク

トが見つからないという内容の警告メッセージを返します。このコマンドの詳細は、『Vivado Design Suite Tcl コマン

ドリファレンスガイド』 (UG835) [参照 13] を参照してください。

次の Tcl コマンドを使用して、階層セルからプロパティを返すこともできます。

report_property -all [lindex [get_cells -hier -filter {!IS_PRIMITIVE}] 0]

特定のセルのプロパティを返すこともできます。

report_property -all [get_cells <cell_name>]





CLOCK

説明 CLOCK オブジェクトを使用すると、 Vivado Design Suite にタイムリファレンスを提供して、レジスタ間のデータが

安定して転送されるようにできます。 Vivado タイムエンジンでは、 CLOCK オブジェクトのプロパティを使用して、

デザインのセットアップ要件とホールド要件を算出し、スラックを算出してデザインのタイミングマージンをレ

ポートします。タイミングパスをできるだけ正確に、最大限に網羅するには、 CLOCK オブジェクトを正しく定義

する必要があります。

クロックは、 PERIOD と WAVEFORM プロパティを使用して定義します。 PERIOD (周期) はナノ秒で指定し、クロッ

クサイクルの長さを定義します。これは、波形が繰り返す間隔を表します。波形は、クロック周期内の立ち上がり

エッジおよび立ち下がりエッジの絶対時間 (ns) のリストです。クロックの定義の詳細は、『Vivado Design Suite ユー

ザーガイド : 制約の使用』 (UG903) [参照 19] を参照してください。

周期および波形は、クロックの理想的な特性を表します。クロックが FPGA に入力され、クロックツリーを介して

伝搬されると、クロックエッジに遅延が発生し、ノイズおよびハードウェアの動作により変動する可能性がありま

す。これらはクロックネットワークレイテンシおよびクロックのばらつきと呼ばれます。 Vivado Design Suite では、

クロックはデフォルトでレイテンシおよびばらつきを含む伝搬されたクロックとして処理され、クロックツリー挿

入遅延およびばらつきを含む正確なスラック値が算出されます。

Vivado ツールでは、さまざまなタイプのクロックがサポートされます。

• プライマリクロック - プライマリ入力ポートまたはギガビットトランシーバーピンを介して Vivado デザイン

に入力するシステムレベルのクロックで、 create_clock コマンドで定義します。プライマリクロックのデザ

インソースでは、遅延値を算出する際に Vivado タイミングエンジンで使用されるタイムゼロおよび伝搬ポイ

ントを定義します。

• 仮想クロック - デザインのどのネットリストエレメントにも物理的に接続されていない CLOCK オブジェクト

で、クロックを割り当てるソースオブジェクトを指定せずに create_clock コマンドで定義します。

• 生成クロック - MMCM などのクロック調整ブロックと呼ばれる特別なセルまたはユーザーロジックにより駆動

されます。生成クロックは、 create_generated_clock によりマスタークロックを派生したもので、

IS_GENERATED プロパティが含まれます。生成クロックの周期および波形を指定する代わりに、マスタークロックが調整回路でどのように変換されるかを記述する必要があります。

クロックは、専用デバイスリソースを使用してデザインに伝搬されます。クロックリソースの詳細は、『7 シリーズ FPGA クロッキングリソースユーザーガイド』 (UG472) [参照 3] および『UltraScale アーキテクチャクロッキングリソースユーザーガイド』 (UG572) [参照 9] を参照してください。






CLOCK オブジェクトは、そのソースである PORT、 NET、 CELL、または PIN に関連しており、 create_clock コマンドで定義されます。ネットリストオブジェクトに関連するクロックは、 get_clock または get_generated_clocks コマンドを使用すると取得できます。

get_clocks -of_objects [get_ports <port_name>]

クロックに関連するネットリストオブジェクト (NET、 PIN、 PORT) を取得することもできます。

get_nets -of_objects [get_clocks]

プロパティ

次はクロックオブジェクトに割り当てられたプロパティとその値の例です。

Property Type Read-only Visible ValueCLASS string true true clockDIVIDE_BY int true true DUTY_CYCLE double true true EDGES int* true true EDGE_SHIFT double* true true FILE_NAME string true true INPUT_JITTER double true true 0.000IS_GENERATED bool true true 1IS_INVERTED bool true true 0IS_PROPAGATED bool true true 1IS_RENAMED bool true true 0IS_USER_GENERATED bool true true 0IS_VIRTUAL bool true true 0LINE_NUMBER int true true MASTER_CLOCK clock true true sysClkMULTIPLY_BY int true true 1NAME string true true usbClkPERIOD double true true 10.000SOURCE pin true true clkgen/mmcm_adv_inst/CLKIN1SOURCE_PINS string* true true clkgen/mmcm_adv_inst/CLKOUT2SYSTEM_JITTER double true true 0.050WAVEFORM double* true true 0.000 5.000


図 2-13: CLOCK オブジェクト

Net

Pin

Port

Clock

Cell NodeTiming Path





report_property コマンドを使用すると、 CLOCK オブジェクトに割り当てられたプロパティをレポートできま

す。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。特定ク

ロックのプロパティをレポートするには、Vivado Design Suite の Tcl シェルまたは Tcl コンソールで次のコマンドを使

用します。

report_property -all [get_clocks <clock_name>]

<clock_name> は、レポートするクロックの名前です。





CLOCK_REGION

説明デバイスは、クロック供給目的にクロック領域に分割されます。 CLOCK_REGION は、ザイリンクス FPGA または

クロックリソースのセットが使用されるデバイスのエリアを識別するデバイスオブジェクトです。クロック領域に

は、コンフィギャラブルロジックブロック (CLB)、 DSP スライス、ブロック RAM、インターコネクト、関連するク

ロックが含まれます。

クロック領域の数は、デバイスのサイズによって異なります。 UltraScale デバイスは、分割されたクロック領域の列

と行に分割されます。これらのクロック領域は、タイルに並べられ、デバイスの幅半分には広がらないので、前の

ファミリとは異なります。

UltraScale デバイスの場合、クロック領域には 60 個の CLB、 24 個の DSP スライス、 12 個のブロック RAM が含まれ、

中央に水平クロックスパイン (HCS) があります。クロック領域に一致する高さに、バンクごとに 52 個の I/O と 4 個のギガビットトランシーバー (GT) があります。

7 シリーズデバイスの場合、クロック領域には 50 個の CLB、 50 個の I/O を含む I/O バンク 1 つ、中央に水平クロッ

ク行 (HROW) があります。

クロック領域の I/O バンクには、クロック領域内のクロック配線リソースにユーザークロックを使用する CC (クロック兼用) ピンが含まれます。


図 2-14: CLOCK_REGION オブジェクト

Clock

Cell

Bel

Site

Clock Region

Package Pin

Bel Pin

Site Pin

Site Pip

I/O Standard

I/O Bank

Wire

Node

Pip

Tile

Timing Path

SLR

57-081315





クロック領域および領域に含まれるリソースの詳細は、『7 シリーズ FPGA クロッキングリソースユーザーガイド』 (UG472) [参照 3] または『UltraScale アーキテクチャクロッキングリソースユーザーガイド』 (UG572) [参照 9] を参照

してください。

関連オブジェクト CLOCK_REGION オブジェクトは、クロック領域が含まれている SLR (Super Logic Region)、またはクロック領域に含

まれている TILE、 SITE、または PACKAGE_BANK デバイスオブジェクトに関連付けられています。また、 CELL ネットリストオブジェクトが配置されている CLOCK_REGION を取得することもできます。

関連するオブジェクトの CLOCK_REGION は、次のような Tcl コマンドを使用して取得できます。このコマンドは、

指定したセルが配置されているクロック領域を返します。

get_clock_regions -of [get_cells usbEngine0/u1/u0/crc16_sum_reg[7]]

また、 CLOCK_REGION に関連付けられているか含まれている SLR、 TILE、 SITE、 BEL、および IO_BANK デバイ

スオブジェクトを取得することもできます。たとえば、次の Tcl コマンドを使用すると、指定したセルが配置され

ているクロック領域に含まれる I/O バンクが返されます。

get_iobanks -of_objects [get_clock_regions -of \[get_cells usbEngine0/u1/u0/crc16_sum_reg[7]]]

プロパティ

report_property コマンドを使用すると、 CLOCK_REGION のプロパティをレポートできます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。

次は clock_region オブジェクトのプロパティとその値の例です。

Property Type Read-only Visible ValueBOTTOM_RIGHT_TILE string true true NULL_X116Y105CLASS string true true clock_regionCOLUMN_INDEX int true true 1FULL_NAME string true true CLOCKREGION_X1Y2NAME string true true X1Y2NUM_SITES int true true 1418ROW_INDEX int true true 2TOP_LEFT_TILE string true true CLBLL_L_X26Y149

特定の CLOCK_REGION のプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [get_clock_regions <name>]

<name> は、レポートするクロック領域の名前です。





DIAGRAM

説明

ブロックデザイン (.bd) は、Vivado Design Suite の IP インテグレーターで IP コアを接続して作成された複雑なシステ

ムです。 Vivado IP インテグレーターを使用すると、 Vivado IP カタログの IP をインスタンシエートして接続すること

により、複雑なデザインを作成できます。ブロックデザインは、ディスク上のファイル (.bd) に書き込むことのでき

る階層デザインですが、 Vivado ツールメモリ内では diagram オブジェクトとして格納されます。

ブロックデザインは、生産性を向上するため通常インターフェイスレベルで構築されますが、ポートまたはピンレベルで編集することによりより詳細に制御できます。 Vivado Design Suite プロジェクトには、デザイン階層のさまざ

まなレベルに複数のダイアグラムを含めることができ、また最上位デザインとして 1 つのダイアグラムを指定する

こともできます。


12 ページの図 1-2 に示すように、 diagram オブジェクトには bd_cells、 bd_nets、および bd_ports など、その他の IP インテグレーターブロックデザイン (bd) オブジェクトが含まれます。これらのオブジェクト間の関係は、セル、ピ

ン、ネットなどの標準的なネットリストオブジェクト間の関係と類似しています。指定した diagram オブジェクト

から、セル、アドレス空間、アドレスセグメント、ネット、ピン、ポート、インターフェイスネット、インター

フェイスピン、インターフェイスポートなどのブロックデザインの各オブジェクトを取得できます。

たとえば、ブロックデザインのネットを取得するには、次の Tcl コマンドを使用します。

get_bd_nets -of_objects [current_bd_design]

プロパティ

次に、 Vivado Design Suite で diagram オブジェクトに割り当てられているプロパティとその値の例を示します。

Property Type Read-only Visible ValueCLASS string true true diagramCOLOR string false true FILE_NAME string true true design_1.bdNAME string true true design_1USE_IP_SHARED_DIR bool false true 1

diagram オブジェクトのプロパティは、次のコマンドを使用するとレポートできます。

report_property -all [lindex [get_bd_designs] 0]





HW_AXI

説明 JTAG-to-AXI Master コア (ハードウェア AXI オブジェクト ) は、AXI トランザクションを駆動し、ザイリンクス FPGA (ハードウェアデバイスオブジェクト ) 上の AXI 信号を駆動する AXI マスターとして機能するカスタマイズ可能な IP コアです。 AXI Master コアは、 AXI4 インターフェイスおよび AXI4-Lite プロトコルをサポートします。 AXI データバスの幅は設定可能です。 AXI コアでは、 AXI4 インターコネクトを介してメモリにマップされた AXI4-Lite または AXI4 スレーブを駆動できます。このコアは、マスターとしてインターコネクトに接続することも可能です。

JTAG to AXI Master コアは、ザイリンクス IP カタログから RTL コードにインスタンシエートする必要があります。

VIO コアの詳細は、『LogiCORE IP JTAG to AXI Master 製品ガイド』 (PG174) [参照 29] を参照してください。


AXI マスターコアは、ザイリンクス IP カタログから RTL ソースファイルのデザインに追加できます。 AXI コアは、

get_debug_cores コマンドを使用して合成済みネットリストデザインで検索できます。これらは Vivado Design Suite のハードウェアマネージャーで検索される AXI マスターコアオブジェクト (hw_axi) ではありませんが、関連

はしています。

hw_axi コアは、プログラム済みのハードウェアデバイスオブジェクト (hw_device) のハードウェアマネージャーに

含まれます。 hw_device の hw_axi は次のように取得できます。


図 2-15: ハードウェア AXI オブジェクト

hw_vio

hw_target hw_device

hw_sysmon hw_sio_iberthw_axi

robe

hw_bitstream

hw_cfgmem

hw_axi_txn

hw_sio_gt

hw_sio_tx hw_sio_rx

hw_sio_pll

hw_si

hw_sio_link





get_hw_axis -of [get_hw_devices]

また、 hw_axi コアには関連する AXI トランザクションも含まれ、次のように取得できます。

get_hw_axi_txns -of [get_hw_axis]

プロパティ report_property コマンドを使用すると、 hw_axi コアに割り当てられたプロパティをレポートできます。詳細

は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。次は hw_axi オブ

ジェクトに割り当てられたプロパティとその値の例です。

Property Type Read-only Visible ValueCLASS string true true hw_axiHW_CORE string true false core_8NAME string true true hw_axi_1PROTOCOL string true true AXI4_FullSTATUS.AXI_READ_BUSY bool true true 0STATUS.AXI_READ_DONE bool true true 0STATUS.AXI_WRITE_BUSY bool true true 0STATUS.AXI_WRITE_DONE bool true true 0STATUS.BRESP string true true OKAYSTATUS.RRESP string true true OKAY

特定の hw_axi のプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_hw_axis] 0]





HW_BITSTREAM

説明ハードウェアビットストリームオブジェクト (hw_bitstream) は、ビットストリームファイルから作成され、 Vivado Design Suite のハードウェアマネージャー機能によりハードウェアデバイスオブジェクト (hw_device) に関連付けら

れます。

ビットストリームファイルは、 write_bitstream コマンドを使用して配置配線済みデザインから作成されます。

ハードウェアビットストリームオブジェクトは、 create_hw_bitstream コマンドを使用するとビットストリー

ムファイルから手動で作成されます。ハードウェアデバイスが program_hw_device コマンドでプログラムされ

る場合は、自動で作成されます。

ハードウェアビットストリームオブジェクトは、デバイスの PROGRAM.HW_BITSTREAM プロパティを使用して

指定のハードウェアデバイスに関連付けられます。このプロパティは、 create_hw_bitstream コマンドにより

自動的に設定されます。 PROGRAM.FILE プロパティには、指定のビットストリームファイルのファイルパスも含

まれます。


hw_bitstream オブジェクトは PROGRAM.BITSTREAM プロパティを使用して hardware_device に関連付けられます。

次の get_property コマンドを使用して hw_bitstream オブジェクトをクエリし、プロパティのオブジェクトを返す

ことができます。

get_property PROGRAM.HW_BITSTREAM [current_hw_device]


図 2-16: ハードウェアビットストリームオブジェクト

hw_server

hw_vio

hw_target hw_device

hw_ila hw_sysmon hw_sio_iberthw_axi

hw_probe

hw_bitstream

hw_cfgmem

hw_sio_gthw sio pll

hw_sio_scan

hw_sio_sweep

hw_sio_link

hw_sio_linkgroup





プロパティ report_property コマンドを使用すると、ハードウェアビットストリームオブジェクトに割り当てられたプロパ

ティをレポートできます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照

してください。 hw_bitsream オブジェクトには次のようなプロパティが含まれます。

Property Type Read-only Visible ValueCLASS string true true hw_bitstreamDESIGN string true true ks_counter2DEVICE string true true xc7k325tNAME string true true C:/Data/ks_counter2_k7/project_1/project_1.runs/impl_1/ks_counter2.bitPART string true true xc7k325tffg900-3SIZE string true true 11443612USERCODE string true true 0XFFFFFFFF

hw_bitsream オブジェクトのプロパティをレポートするには、 Vivado ロジック解析で get_property コマンドを使

用して hw_device の PROGRAM.HW_BITSTREAM プロパティで定義されたオブジェクトを返します。次のコマンド

をコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [get_property PROGRAM.HW_BITSTREAM [current_hw_device]]





HW_CFGMEM

説明ザイリンクス FPGA をコンフィギュレーションするには、ハードウェアデバイスの内部メモリにデザイン特定のコ

ンフィギュレーションデータをビットストリームファイルの形で読み込みます。 hw_cfgmem では、 Vivado Design Suite のハードウェアマネージャー機能を使用してザイリンクス FPGA をコンフィギュレーションおよびブートする

ために使用するフラッシュメモリデバイスが定義されます。

hw_cfgmem オブジェクトをプログラムするには、 create_hw_cfgmem コマンドを使用します。 create_hw_cfgmem オブジェクトを作成し、ハードウェアデバイスに関連付けたら、 program_hw_cfgmem コマンドを使用してコン

フィギュレーションメモリをビットストリームおよびその他のデータでプログラムできます。


hw_cfgmem オブジェクトは、デバイスオブジェクトの PROGRAM.HW_CFGMEM プロパティを使用して指定のハー

ドウェアデバイスオブジェクトに関連付けられます。 hw_cfgmem オブジェクトを操作するには、 get_property コマンドを使用してハードウェアデバイスからオブジェクトを取得します。

get_property PROGRAM.HW_CFGMEM [current_hw_device]

プロパティ report_property コマンドを使用すると、 hw_cfgmem オブジェクトに割り当てられたプロパティをレポートでき

ます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。

hw_cfgmem オブジェクトには次のようなプロパティが含まれます。

Property Type Read-only Visible ValueCFGMEM_NAME string true true 28f00ap30t-bpi-x16_0CFGMEM_PART cfgmem_part false true 28f00ap30t-bpi-x16CLASS string true true hw_cfgmemNAME string false true 28f00ap30t-bpi-x16_0PROGRAM.ADDRESS_RANGE string false true use_filePROGRAM.BIN_OFFSET int false true 0PROGRAM.BLANK_CHECK bool false true 0PROGRAM.BPI_RS_PINS string false true NONEPROGRAM.CFG_PROGRAM bool false true 0PROGRAM.ERASE bool false true 1PROGRAM.FILE string false true C:/Data/Vivado_Debug/kc705_8led.mcsPROGRAM.FILE_1 string false true C:/Data/Vivado_Debug/kc705_8led.mcs


図 2-17: ハードウェア CFGMEM オブジェクト

hw_server hw_target hw_device

hw_bitstream

hw_cfgmem

hw sio sweep





PROGRAM.FILE_2 string false true PROGRAM.VERIFY bool false true 0PROGRAM.ZYNQ_FSBL string false true

hw_cfgmem オブジェクトのプロパティをレポートするには、ハードウェアマネージャー機能が開いているときに、

次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [get_property PROGRAM.HW_CFGMEM [current_hw_device] ]





HW_DEVICE

説明 Vivado Design Suite のハードウェアマネージャー機能内では、各ハードウェアターゲットにプログラムまたはデバッ

グ目的で使用するザイリンクス FPGA デバイスを 1 つまたは複数含めることができます。 hw_device オブジェクト

は、 hw_server を使用して開いた hw_target の物理的パーツです。 current_hw_device コマンドは、現在のデバイ

スを指定するか、返します。


ハードウェアデバイスはハードウェアターゲットに関連付けられており、次のように hw_target オブジェクトのオブ

ジェクトとして取得できます。

get_hw_devices -of [get_hw_targets]

次を使用すると、ハードウェアデバイスオブジェクトにプログラムされるデバッグコアを取得できます。

get_hw_ilas -of [current_hw_device]

プロパティ hw_device オブジェクトのプロパティは、選択したターゲットパーツによって変わります。 report_property コマンドを使用すると、 hw_device オブジェクトに割り当てられたプロパティをレポートできます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。


図 2-18: ハードウェアデバイスオブジェクト

hw_server

hw_vio

hw_target hw_device


hw_bitstream

hw_cfgmem

hw_sio_sc

hw_sio_link





次は hw_device オブジェクトに割り当てられるプロパティとその値の例を示しています。

プロパティデータ型

CLASS 文字列

DID 文字列

IDCODE 文字列

INDEX int

IR_LENGTH int

IS_SYSMON_SUPPORTED bool

MASK int

NAME 文字列

PART 文字列

PROBES.FILE 文字列

PROGRAM.FILE 文字列

PROGRAM.HW_BITSTREAM hw_bitstream

PROGRAM.HW_CFGMEM hw_cfgmem

PROGRAM.HW_CFGMEM_BITFILE 文字列

PROGRAM.HW_CFGMEM_TYPE 文字列

PROGRAM.IS_SUPPORTED bool

PROGRAM.OPTIONS 文字列

REGISTER.BOOT_STATUS 文字列

REGISTER.BOOT_STATUS.BIT00_0_STATUS_VALID 文字列

REGISTER.BOOT_STATUS.BIT01_0_FALLBACK 文字列

REGISTER.BOOT_STATUS.BIT02_0_INTERNAL_PROG 文字列

REGISTER.BOOT_STATUS.BIT03_0_WATCHDOG_TIMEOUT_ERROR 文字列

REGISTER.BOOT_STATUS.BIT04_0_ID_ERROR 文字列

REGISTER.BOOT_STATUS.BIT05_0_CRC_ERROR 文字列

REGISTER.BOOT_STATUS.BIT06_0_WRAP_ERROR 文字列

REGISTER.BOOT_STATUS.BIT07_RESERVED 文字列

REGISTER.BOOT_STATUS.BIT08_1_STATUS_VALID 文字列

REGISTER.BOOT_STATUS.BIT09_1_FALLBACK 文字列

REGISTER.BOOT_STATUS.BIT10_1_INTERNAL_PROG 文字列

REGISTER.BOOT_STATUS.BIT11_1_WATCHDOG_TIMEOUT_ERROR 文字列

REGISTER.BOOT_STATUS.BIT12_1_ID_ERROR 文字列

REGISTER.BOOT_STATUS.BIT13_1_CRC_ERROR 文字列

REGISTER.BOOT_STATUS.BIT14_1_WRAP_ERROR 文字列

REGISTER.BOOT_STATUS.BIT15_RESERVED 文字列

REGISTER.CONFIG_STATUS 文字列

REGISTER.CONFIG_STATUS.BIT00_CRC_ERROR 文字列

REGISTER.CONFIG_STATUS.BIT01_DECRYPTOR_ENABLE 文字列

REGISTER.CONFIG_STATUS.BIT02_PLL_LOCK_STATUS 文字列

REGISTER.CONFIG_STATUS.BIT03_DCI_MATCH_STATUS 文字列

REGISTER.CONFIG_STATUS.BIT04_END_OF_STARTUP_(EOS)_STATUS 文字列

REGISTER.CONFIG_STATUS.BIT05_GTS_CFG_B_STATUS 文字列

REGISTER.CONFIG_STATUS.BIT06_GWE_STATUS 文字列





hw_device のプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_hw_devices] 0]

REGISTER.CONFIG_STATUS.BIT07_GHIGH_STATUS 文字列

REGISTER.CONFIG_STATUS.BIT08_MODE_PIN_M[0] 文字列



REGISTER.CONFIG_STATUS.BIT11_INIT_B_INTERNAL_SIGNAL_STATUS 文字列

REGISTER.CONFIG_STATUS.BIT12_INIT_B_PIN 文字列

REGISTER.CONFIG_STATUS.BIT13_DONE_INTERNAL_SIGNAL_STATUS 文字列

REGISTER.CONFIG_STATUS.BIT14_DONE_PIN 文字列

REGISTER.CONFIG_STATUS.BIT15_IDCODE_ERROR 文字列

REGISTER.CONFIG_STATUS.BIT16_SECURITY_ERROR 文字列

REGISTER.CONFIG_STATUS.BIT17_SYSTEM_MONITOR_OVER-TEMP_ALARM_STATUS

文字列

REGISTER.CONFIG_STATUS.BIT18_CFG_STARTUP_STATE_MACHINE_PHASE 文字列

REGISTER.CONFIG_STATUS.BIT21_RESERVED 文字列

REGISTER.CONFIG_STATUS.BIT25_CFG_BUS_WIDTH_DETECTION 文字列

REGISTER.CONFIG_STATUS.BIT27_HMAC_ERROR 文字列

REGISTER.CONFIG_STATUS.BIT28_PUDC_B_PIN 文字列

REGISTER.CONFIG_STATUS.BIT29_BAD_PACKET_ERROR 文字列

REGISTER.CONFIG_STATUS.BIT30_CFGBVS_PIN 文字列

REGISTER.CONFIG_STATUS.BIT31_RESERVED 文字列

REGISTER.IR 文字列

REGISTER.IR.BIT0_ALWAYS_ONE 文字列

REGISTER.IR.BIT1_ALWAYS_ZERO 文字列

REGISTER.IR.BIT2_ISC_DONE 文字列

REGISTER.IR.BIT3_ISC_ENABLED 文字列

REGISTER.IR.BIT4_INIT_COMPLETE 文字列

REGISTER.IR.BIT5_DONE 文字列

REGISTER.USERCODE 文字列

SET_UNKNOWN_DEVICE bool

USER_CHAIN_COUNT 文字列





HW_ILA

説明 Integrated Logic Analyzer (ILA) デバッグコアを使用すると、コアのデバッグプローブを介してインプリメントされた

デザインの信号のインシステムモニタリングを実行できます。 ILA コアは、特定のハードウェアイベントがリアル

タイムでトリガーされて、システム速度でプローブのデータがキャプチャされるようにコンフィギュレーションで

きます。

ILA デバッグコアをデザインに追加するには、 IP カタログから ILA コアを RTL デザインにインスタンシエートする

か、 create_debug_core コマンドを使用して合成済みネットリストに ILA コアを追加します。 ILA デバッグコア

のデザインへの追加に関する詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 23] を参照してください。

デザインからビットストリームを生成し、 program_hw_devices コマンドを使用してデバイスをプログラムする

と、 get_hw_ilas コマンドを使用してハードウェアマネージャーからデザインに含まれる ILA デバッグコアにア

クセスできます。デザインの ILA デバッグコアに割り当てられているデバッグプローブは、 get_hw_probes コマ

ンドを使用して取得できます。

関連オブジェクト X-Ref Target - Figure 2-19

図 2-19: ハードウェア ILA オブジェクト

hw_server

hw_vio

hw_target hw_device

hw_ila hw_sysmonhw_axi

hw_probe

hw_ila_data hw_axi_txn

hw_s

hw_sio_tx





ILA デバッグコアは、 RTL ソースファイルまたは create_debug_core コマンドでデザインに追加できます。デ

バッグコアは、 get_debug_cores コマンドを使用して合成済みネットリストデザインで検索できます。これらは Vivado Design Suite のハードウェアマネージャーに含まれる ILA デバッグオブジェクト (hw_ila) ではありませんが、

関連はしています。

ハードウェア ILA デバッグコアは、プログラム済みのハードウェアデバイスオブジェクト (hw_device) のハード

ウェアマネージャーに含まれます。 hw_device の hw_ila は次のように取得できます。

get_hw_ilas -of [current_hw_device]

ハードウェア ILA デバッグコアと関連するオブジェクトには、ハードウェアプローブや hw_ila コアからキャプチャ

されたデータサンプルのようなものがあります。 ILA デバッグコアに関連するオブジェクトは、次のように取得で

きます。

get_hw_ila_datas -of_objects [get_hw_ilas hw_ila_2]

プロパティ report_property コマンドを使用すると、特定の hw_ila に割り当てられた実際のプロパティをレポートできま

す。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。

次は hw_ila オブジェクトに割り当てられたプロパティとその値の例です。

Property Type Read-only Visible ValueCLASS string true true hw_ilaCONTROL.CAPTURE_CONDITION enum false true ANDCONTROL.CAPTURE_MODE enum false true ALWAYSCONTROL.DATA_DEPTH int false true 1024CONTROL.IS_ILA_TO_DRIVE_TRIG_OUT_ENABLED bool true true 0CONTROL.IS_TRIG_IN_TO_DRIVE_TRIG_OUT_ENABLED bool true true 0CONTROL.IS_TRIG_IN_TO_ILA_ENABLED bool true true 0CONTROL.TRIGGER_CONDITION string false true ANDCONTROL.TRIGGER_MODE enum false true BASIC_ONLYCONTROL.TRIGGER_POSITION int false true 0CONTROL.TRIG_OUT_MODE enum true true DISABLEDCONTROL.TSM_FILE string false true CONTROL.WINDOW_COUNT int false true 1CORE_REFRESH_RATE_MS int false true 500HW_CORE string true false core_1INSTANCE_NAME string true true u_ila_0NAME string true true hw_ila_1STATIC.IS_ADVANCED_TRIGGER_MODE_SUPPORTED bool true true 1STATIC.IS_BASIC_CAPTURE_MODE_SUPPORTED bool true true 1STATIC.IS_TRIG_IN_SUPPORTED bool true true 0STATIC.IS_TRIG_OUT_SUPPORTED bool true true 0STATIC.MAX_DATA_DEPTH int true true 1024STATIC.TSM_COUNTER_0_WIDTH int true true 15STATIC.TSM_COUNTER_1_WIDTH int true true 15STATIC.TSM_COUNTER_2_WIDTH int true true 15STATIC.TSM_COUNTER_3_WIDTH int true true 15STATUS.CORE_STATUS string true true IDLESTATUS.DATA_DEPTH int true true 2147483647STATUS.IS_TRIGGER_AT_STARTUP bool true true 0STATUS.SAMPLE_COUNT int true true 0STATUS.TRIGGER_POSITION int true true 2147483647STATUS.TSM_FLAG0 bool true true 1STATUS.TSM_FLAG1 bool true true 1





STATUS.TSM_FLAG2 bool true true 1STATUS.TSM_FLAG3 bool true true 1STATUS.TSM_STATE int true true 0STATUS.WINDOW_COUNT int true true 2147483647TRIGGER_START_TIME_SECONDS string true true TRIGGER_STOP_TIME_SECONDS string true true

特定の HW_ILA のプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまた

は Tcl コンソールに貼り付けます。

report_property -all [lindex [get_hw_ilas] 0]





HW_ILA_DATA

説明ハードウェア ILA データオブジェクトは、現在のハードウェアデバイスにプログラムされた ILA デバッグコアで

キャプチャされたデータリポジトリです。 hw_ila_data オブジェクトは、 upload_hw_ila_data コマンドによる FPGA (hw_device) 上の ILA デバッグコア (hw_ila) からのデータをキャプチャするプロセスで作成されます。

また、 read_hw_ila_data コマンドでディスクから ILA データファイルを読み込んだときにも作成されます。

hw_ila_data オブジェクトは、 display_hw_ila_data コマンドを使用して Vivado ロジック解析機能の波形ウィン

ドウに表示でき、 write_hw_ila_data コマンドを使用してディスクに保存できます。

関連オブジェクト 61 ページの図 2-19 に示すように、ハードウェア ILA データオブジェクトはハードウェアデバイスにプログラムさ

れた ILA デバッグコアに関連しています。データオブジェクトは次のように取得できます。

get_hw_ila_datas -of_objects [get_hw_ilas]

プロパティ report_property コマンドを使用すると、 hw_ila_data オブジェクトに割り当てられたプロパティをレポートでき

ます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。プロ

パティは、次のとおりです。

Property Type Read-only Visible ValueCLASS string true true hw_ila_dataHW_ILA string true true hw_ila_1NAME string true true hw_ila_data_1TIMESTAMP string true true Sat Mar 08 11:05:49 2014

hw_ila_data オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_hw_ila_datas] 0]





HW_PROBE

説明ハードウェアプローブオブジェクト (hw_probe) は、デザイン内の信号へのアクセスに使用され、信号の値を監視お

よび駆動し、 FPGA のハードウェアイベントをトラックします。ハードウェアプローブは、 ILA および VIO デバッ

グコアの両方に追加できます。

デバッグプローブは、コアと一緒に RTL デザインソースの ILA デバッグコアに追加するか、合成済みネットリス

トデザインの ILA コアに追加でき (create_debug_probe コマンドを使用)、その後 connect_debug_probe コマンドを使用してデザインの信号に接続できます。

RTL デザインで VIO デバッグコアにプローブを追加できるのは、IP カタログから IP コアをカスタマイズまたは再カ

スタマイズする際に信号がそのコアに接続されている場合のみです。デザインへの ILA および VIO デバッグコアと

信号プローブの追加に関する詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 23] を参照してください。

デバッグコアとプローブは write_debug_probes コマンドを使用してプローブファイル (.ltx) に記述し、ハードウェアデバイスオブジェクトの PROBES.FILE および PROGRAM.FILE プロパティを使用してビットストリームファイルと

共にハードウェアデバイスに関連付けます。ハードウェアデバイスにこの情報をプログラムするには、

program_hw_devices コマンドを使用します。


ハードウェアプローブオブジェクトは、 hw_server を使用して開いた hw_target のハードウェアデバイスにプログラ

ムされた ILA および VIO デバッグコアに関連付けられています。これらのデバッグコアオブジェクトに関連する hw_probe オブジェクトは、次のように取得できます。

get_hw_probes -of [get_hw_ilas hw_ila_2]get_hw_probes -of [get_hw_vios]


図 2-20: ハードウェアプローブオブジェクト

hw_viohw_ila hw_axi

hw_probe

hw_axi_txn





プロパティデバッグプローブには、 ILA、 VIO_INPUT、および VIO_OUTPUT の 3 つのタイプがあります。 hw_probe オブジェ

クトに割り当てられるプロパティは、プローブのタイプによって異なります。 report_property コマンドを使用

すると、 hw_probe オブジェクトに割り当てられたプロパティをレポートできます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。次は、 ILA タイプの hw_probe オブジェクト

に割り当てられたプロパティとその値の例を示しています。

Property Type Read-only Visible ValueCAPTURE_COMPARE_VALUE string false true eq2'hXCLASS string true true hw_probeCOMPARATOR_COUNT int true true 4COMPARE_VALUE.0 string false false eq2'hXCORE_LOCATION string true false 1:0DISPLAY_HINT string false false DISPLAY_VISIBILITY string false false HW_ILA string true true hw_ila_1NAME string true true GPIO_BUTTONS_dlyPROBE_PORT int true true 3PROBE_PORT_BITS int true true 0PROBE_PORT_BIT_COUNT int true true 2TRIGGER_COMPARE_VALUE string false true eq2'hXTYPE string true true ila

特定の hw_probe オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_hw_probes -filter {TYPE == ila}] 0]report_property -all [lindex [get_hw_probes -filter {TYPE == vio_input}] 0]report_property -all [lindex [get_hw_probes -filter {TYPE == vio_output}] 0]





HW_SERVER

説明ハードウェアサーバーは、 FPGA デザインをプログラムおよびデバッグするために使用する 1 つまたは複数のザイ

リンクス FPGA デバイスで構成された JTAG チェーンを含むハードウェアボードハードウェアターゲットへの接続

を制御します。

open_hw コマンドでハードウェアマネージャーを開いたら、 connect_hw_server コマンドを使用してハード

ウェアサーバーにローカルまたはリモートのいずれかで接続できます。これにより、 hw_server アプリケーションが

起動され、 hw_server オブジェクトが作成されます。

関連オブジェクト 14 ページの図 1-3 に示すように、ハードウェアサーバーは、ハードウェアマネージャーの先端のオブジェクトで、

ハードウェアターゲットへの接続を管理します。 hw_server に関するオブジェクトは、次のように取得できます。

get_hw_targets -of [get_hw_servers]

プロパティ report_property コマンドを使用すると、 hw_server オブジェクトに割り当てられたプロパティをレポートできま

す。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。次は、

hw_target オブジェクトに割り当てられたプロパティとその値の例を示しています。

Property Type Read-only Visible ValueCLASS string true true hw_serverHOST string true true localhostNAME string true true localhostPASSWORD string true true PORT string true true 60001SID string true true TCP:xcoatslab-1:3121VERSION string true true 20

hw_target のプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [get_hw_servers]





HW_SIO_GT

説明カスタマイズ可能なザイリンクス FPGA 用の LogiCORE™ IP Integrated Bit Error Ratio Tester (IBERT) コアは、ギガビッ

トトランシーバー (GT) を評価および監視するために設計されています。 IBERT コアはインシステムシリアル I/O の検証およびデバッグをイネーブルにし、デザイン内の高速シリアル I/O リンクを計測および最適化できるようにしま

す。詳細は、『Integrated Bit Error Ratio Tester 7 Series GTX Transceivers LogiCORE IP 製品ガイド』 (PG132) [参照 30] を参照してください。

IBERT デバッグコアを使用すると、 GTX トランシーバーのダイナミックリコンフィギュレーションポート (DRP) ポートを介して GT トランスミッターとレシーバーを設定および調整できます。これにより、 GT のプロパティ設定

を変更したり、ポート上の値を制御するレジスタを変更できます。


hw_sio_gt オブジェクトは、 hw_server、 hw_target、 hw_device、 hw_sio_gt、 hw_sio_common、 hw_sio_pll、 hw_sio_tx、hw_sio_rx、または hw_sio_link オブジェクトに接続されます。これらのオブジェクトに関連付けられた GT オブジェ

クトは、次のように取得できます。

get_hw_sio_gts -of_objects [get_hw_sio_links]

次を使用すると、 hw_sio_gt オブジェクトに関連付けられたオブジェクトを取得することもできます。

get_hw_sio_gtgroups -of [get_hw_sio_gts *MGT_X0Y9]


図 2-21: hw_sio_gt オブジェクト

hw_vio hw_sysmon hw_sio_iberthw_axi

hw_axi_txn

hw_sio_gtgroup

hw_sio_gt

hw_sio_tx hw_sio_rx

hw_sio_pll

hw_sio_scan

hw_sio_link

hw_sio_linkgroup

X14865-081315





プロパティ

report_property コマンドを使用すると、特定の hw_sio_gt に割り当てられた実際のプロパティをレポートできま


次は hw_sio_gt オブジェクトに割り当てられたプロパティとその値の例です。

Property Type Read-only Visible ValueCLASS string true true hw_sio_gtCPLLREFCLKSEL enum false true GTREFCLK0CPLL_FBDIV enum false true 1CPLL_FBDIV_45 enum false true 4CPLL_REFCLK_DIV enum false true 1DISPLAY_NAME string true true MGT_X0Y8DRP.ALIGN_COMMA_DOUBLE string false true 0DRP.ALIGN_COMMA_ENABLE string false true 07FDRP.ALIGN_COMMA_WORD string false true 1DRP.ALIGN_MCOMMA_DET string false true 1DRP.ALIGN_MCOMMA_VALUE string false true 283DRP.ALIGN_PCOMMA_DET string false true 1DRP.ALIGN_PCOMMA_VALUE string false true 17CDRP.CBCC_DATA_SOURCE_SEL string false true 1DRP.CHAN_BOND_KEEP_ALIGN string false true 0DRP.CHAN_BOND_MAX_SKEW string false true 7DRP.CHAN_BOND_SEQ_1_1 string false true 17CDRP.CHAN_BOND_SEQ_1_2 string false true 100DRP.CHAN_BOND_SEQ_1_3 string false true 100DRP.CHAN_BOND_SEQ_1_4 string false true 100DRP.CHAN_BOND_SEQ_1_ENABLE string false true FDRP.CHAN_BOND_SEQ_2_1 string false true 100DRP.CHAN_BOND_SEQ_2_2 string false true 100DRP.CHAN_BOND_SEQ_2_3 string false true 100DRP.CHAN_BOND_SEQ_2_4 string false true 100DRP.CHAN_BOND_SEQ_2_ENABLE string false true FDRP.CHAN_BOND_SEQ_2_USE string false true 0DRP.CHAN_BOND_SEQ_LEN string false true 0DRP.CLK_CORRECT_USE string false true 0DRP.CLK_COR_KEEP_IDLE string false true 0DRP.CLK_COR_MAX_LAT string false true 13DRP.CLK_COR_MIN_LAT string false true 0FDRP.CLK_COR_PRECEDENCE string false true 1DRP.CLK_COR_REPEAT_WAIT string false true 00DRP.CLK_COR_SEQ_1_1 string false true 11CDRP.CLK_COR_SEQ_1_2 string false true 100DRP.CLK_COR_SEQ_1_3 string false true 100DRP.CLK_COR_SEQ_1_4 string false true 100DRP.CLK_COR_SEQ_1_ENABLE string false true FDRP.CLK_COR_SEQ_2_1 string false true 100DRP.CLK_COR_SEQ_2_2 string false true 100DRP.CLK_COR_SEQ_2_3 string false true 100DRP.CLK_COR_SEQ_2_4 string false true 100DRP.CLK_COR_SEQ_2_ENABLE string false true FDRP.CLK_COR_SEQ_2_USE string false true 0DRP.CLK_COR_SEQ_LEN string false true 0DRP.CPLL_CFG string false true BC07DCDRP.CPLL_FBDIV string false true 10DRP.CPLL_FBDIV_45 string false true 0DRP.CPLL_INIT_CFG string false true 00001E





DRP.CPLL_LOCK_CFG string false true 01C0DRP.CPLL_REFCLK_DIV string false true 10DRP.DEC_MCOMMA_DETECT string false true 0DRP.DEC_PCOMMA_DETECT string false true 0DRP.DEC_VALID_COMMA_ONLY string false true 0DRP.DMONITOR_CFG string false true 000A01DRP.ES_CONTROL string false true 00DRP.ES_CONTROL_STATUS string false true 0DRP.ES_ERRDET_EN string false true 0DRP.ES_ERROR_COUNT string false true 0000DRP.ES_EYE_SCAN_EN string false true 1DRP.ES_HORZ_OFFSET string false true 000DRP.ES_PMA_CFG string false true 000DRP.ES_PRESCALE string false true 00DRP.ES_QUALIFIER string false true 00000000000000000000DRP.ES_QUAL_MASK string false true 00000000000000000000DRP.ES_RDATA string false true 00000000000000000000DRP.ES_SAMPLE_COUNT string false true 0000DRP.ES_SDATA string false true 00000000000000000000DRP.ES_SDATA_MASK string false true 00000000000000000000DRP.ES_UT_SIGN string false true 0DRP.ES_VERT_OFFSET string false true 000DRP.FTS_DESKEW_SEQ_ENABLE string false true FDRP.FTS_LANE_DESKEW_CFG string false true FDRP.FTS_LANE_DESKEW_EN string false true 0DRP.GEARBOX_MODE string false true 0DRP.OUTREFCLK_SEL_INV string false true 3DRP.PCS_PCIE_EN string false true 0DRP.PCS_RSVD_ATTR string false true 000000000000DRP.PD_TRANS_TIME_FROM_P2 string false true 03CDRP.PD_TRANS_TIME_NONE_P2 string false true 3CDRP.PD_TRANS_TIME_TO_P2 string false true 64DRP.PMA_RSV string false true 001E7080DRP.PMA_RSV2 string false true 2070DRP.PMA_RSV2_BIT4 string false true 1DRP.PMA_RSV3 string false true 0DRP.PMA_RSV4 string false true 00000000DRP.RXBUFRESET_TIME string false true 01DRP.RXBUF_ADDR_MODE string false true 1DRP.RXBUF_EIDLE_HI_CNT string false true 8DRP.RXBUF_EIDLE_LO_CNT string false true 0DRP.RXBUF_EN string false true 1DRP.RXBUF_RESET_ON_CB_CHANGE string false true 1DRP.RXBUF_RESET_ON_COMMAALIGN string false true 0DRP.RXBUF_RESET_ON_EIDLE string false true 0DRP.RXBUF_RESET_ON_RATE_CHANGE string false true 1DRP.RXBUF_THRESH_OVFLW string false true 3DDRP.RXBUF_THRESH_OVRD string false true 0DRP.RXBUF_THRESH_UNDFLW string false true 04DRP.RXCDRFREQRESET_TIME string false true 01DRP.RXCDRPHRESET_TIME string false true 01DRP.RXCDR_CFG string false true 0B800023FF10200020DRP.RXCDR_FR_RESET_ON_EIDLE string false true 0DRP.RXCDR_HOLD_DURING_EIDLE string false true 0DRP.RXCDR_LOCK_CFG string false true 15DRP.RXCDR_PH_RESET_ON_EIDLE string false true 0DRP.RXDFELPMRESET_TIME string false true 0FDRP.RXDLY_CFG string false true 001FDRP.RXDLY_LCFG string false true 030





DRP.RXDLY_TAP_CFG string false true 0000DRP.RXGEARBOX_EN string false true 0DRP.RXISCANRESET_TIME string false true 01DRP.RXLPM_HF_CFG string false true 00F0DRP.RXLPM_LF_CFG string false true 00F0DRP.RXOOB_CFG string false true 06DRP.RXOUT_DIV string false true 0DRP.RXPCSRESET_TIME string false true 01DRP.RXPHDLY_CFG string false true 084020DRP.RXPH_CFG string false true 000000DRP.RXPH_MONITOR_SEL string false true 00DRP.RXPMARESET_TIME string false true 03DRP.RXPRBS_ERR_LOOPBACK string false true 0DRP.RXSLIDE_AUTO_WAIT string false true 7DRP.RXSLIDE_MODE string false true 0DRP.RX_BIAS_CFG string false true 004DRP.RX_BUFFER_CFG string false true 00DRP.RX_CLK25_DIV string false true 04DRP.RX_CLKMUX_PD string false true 1DRP.RX_CM_SEL string false true 3DRP.RX_CM_TRIM string false true 4DRP.RX_DATA_WIDTH string false true 5DRP.RX_DDI_SEL string false true 00DRP.RX_DEBUG_CFG string false true 000DRP.RX_DEFER_RESET_BUF_EN string false true 1DRP.RX_DFE_CTLE_STAGE1 string false true 8DRP.RX_DFE_CTLE_STAGE2 string false true 3DRP.RX_DFE_CTLE_STAGE3 string false true 0DRP.RX_DFE_GAIN_CFG string false true 020FEADRP.RX_DFE_H2_CFG string false true 000DRP.RX_DFE_H3_CFG string false true 040DRP.RX_DFE_H4_CFG string false true 0F0DRP.RX_DFE_H5_CFG string false true 0E0DRP.RX_DFE_KL_CFG string false true 00FEDRP.RX_DFE_KL_CFG2 string false true 3010D90CDRP.RX_DFE_LPM_CFG string false true 0954DRP.RX_DFE_LPM_HOLD_DURING_EIDLE string false true 0DRP.RX_DFE_UT_CFG string false true 11E00DRP.RX_DFE_VP_CFG string false true 03F03DRP.RX_DFE_XYD_CFG string false true 0000DRP.RX_DISPERR_SEQ_MATCH string false true 1DRP.RX_INT_DATAWIDTH string false true 1DRP.RX_OS_CFG string false true 0080DRP.RX_SIG_VALID_DLY string false true 09DRP.RX_XCLK_SEL string false true 0DRP.SAS_MAX_COM string false true 40DRP.SAS_MIN_COM string false true 24DRP.SATA_BURST_SEQ_LEN string false true FDRP.SATA_BURST_VAL string false true 4DRP.SATA_CPLL_CFG string false true 0DRP.SATA_EIDLE_VAL string false true 4DRP.SATA_MAX_BURST string false true 08DRP.SATA_MAX_INIT string false true 15DRP.SATA_MAX_WAKE string false true 07DRP.SATA_MIN_BURST string false true 04DRP.SATA_MIN_INIT string false true 0CDRP.SATA_MIN_WAKE string false true 04DRP.SHOW_REALIGN_COMMA string false true 1DRP.TERM_RCAL_CFG string false true 10





DRP.TERM_RCAL_OVRD string false true 0DRP.TRANS_TIME_RATE string false true 0EDRP.TST_RSV string false true 00000000DRP.TXBUF_EN string false true 1DRP.TXBUF_RESET_ON_RATE_CHANGE string false true 0DRP.TXDLY_CFG string false true 001FDRP.TXDLY_LCFG string false true 030DRP.TXDLY_TAP_CFG string false true 0000DRP.TXGEARBOX_EN string false true 0DRP.TXOUT_DIV string false true 0DRP.TXPCSRESET_TIME string false true 01DRP.TXPHDLY_CFG string false true 084020DRP.TXPH_CFG string false true 0780DRP.TXPH_MONITOR_SEL string false true 00DRP.TXPMARESET_TIME string false true 01DRP.TX_CLK25_DIV string false true 04DRP.TX_CLKMUX_PD string false true 1DRP.TX_DATA_WIDTH string false true 5DRP.TX_DEEMPH0 string false true 00DRP.TX_DEEMPH1 string false true 00DRP.TX_DRIVE_MODE string false true 00DRP.TX_EIDLE_ASSERT_DELAY string false true 6DRP.TX_EIDLE_DEASSERT_DELAY string false true 4DRP.TX_INT_DATAWIDTH string false true 1DRP.TX_LOOPBACK_DRIVE_HIZ string false true 0DRP.TX_MAINCURSOR_SEL string false true 0DRP.TX_MARGIN_FULL_0 string false true 4EDRP.TX_MARGIN_FULL_1 string false true 49DRP.TX_MARGIN_FULL_2 string false true 45DRP.TX_MARGIN_FULL_3 string false true 42DRP.TX_MARGIN_FULL_4 string false true 40DRP.TX_MARGIN_LOW_0 string false true 46DRP.TX_MARGIN_LOW_1 string false true 44DRP.TX_MARGIN_LOW_2 string false true 42DRP.TX_MARGIN_LOW_3 string false true 40DRP.TX_MARGIN_LOW_4 string false true 40DRP.TX_PREDRIVER_MODE string false true 0DRP.TX_QPI_STATUS_EN string false true 0DRP.TX_RXDETECT_CFG string false true 1832DRP.TX_RXDETECT_REF string false true 4DRP.TX_XCLK_SEL string false true 0DRP.UCODEER_CLR string false true 0ES_HORZ_MIN_MAX string false true 32GT_TYPE string true true 7 Series GTXLINE_RATE string false true 0.000LOGIC.DEBUG_CLOCKS string false true 0LOGIC.ERRBIT_COUNT string false true 000000000000LOGIC.ERR_INJECT_CTRL string false true 0LOGIC.FRAME_LEN string false true 0000LOGIC.GT_SOURCES_SYSCLK string false true 0LOGIC.IDLE_DETECTED string false true 0LOGIC.IFG_LEN string false true 00LOGIC.LINK string false true 0LOGIC.MAX_LINERATE string false true 0001DCD65000LOGIC.MAX_REFCLK_FREQ string false true 07735940LOGIC.MGT_COORDINATE string false true 0008LOGIC.MGT_ERRCNT_RESET_CTRL string false true 0LOGIC.MGT_ERRCNT_RESET_STAT string false true 0LOGIC.MGT_NUMBER string false true 0075





LOGIC.MGT_RESET_CTRL string false true 0LOGIC.MGT_RESET_STAT string false true 0LOGIC.PROTOCOL_ENUM string false true 0000LOGIC.RXPAT_ID string false true 1LOGIC.RXRECCLK_FREQ_CNT string false true 0000LOGIC.RXRECCLK_FREQ_TUNE string false true 4000LOGIC.RXUSRCLK2_FREQ_CNT string false true 0000LOGIC.RXUSRCLK2_FREQ_TUNE string false true 4000LOGIC.RXUSRCLK_FREQ_CNT string false true 0000LOGIC.RXUSRCLK_FREQ_TUNE string false true 4000LOGIC.RXWORD_COUNT string false true 000000000000LOGIC.RX_DCM_LOCK string false true 1LOGIC.RX_DCM_RESET_CTRL string false true 0LOGIC.RX_DCM_RESET_STAT string false true 0LOGIC.RX_FRAMED string false true 0LOGIC.SILICON_VERSION string false true 0300LOGIC.TIMER string false true 009736E7B9BCLOGIC.TXOUTCLK_FREQ_CNT string false true 0000LOGIC.TXOUTCLK_FREQ_TUNE string false true 4000LOGIC.TXPAT_ID string false true 1LOGIC.TXUSRCLK2_FREQ_CNT string false true 0000LOGIC.TXUSRCLK2_FREQ_TUNE string false true 4000LOGIC.TXUSRCLK_FREQ_CNT string false true 0000LOGIC.TXUSRCLK_FREQ_TUNE string false true 4000LOGIC.TX_DCM_LOCK string false true 1LOGIC.TX_DCM_RESET_CTRL string false true 0LOGIC.TX_DCM_RESET_STAT string false true 1LOGIC.TX_FRAMED string false true 0LOOPBACK enum false true NoneNAME string true true localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/MGT_X0Y8PARENT string true true localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERTPLL_STATUS string false true LOCKEDPORT.CFGRESET string false true 0PORT.CLKRSVD string false true 0PORT.CPLLFBCLKLOST string false true 0PORT.CPLLLOCK string false true 1PORT.CPLLLOCKDETCLK string false true 0PORT.CPLLLOCKEN string false true 1PORT.CPLLPD string false true 0PORT.CPLLREFCLKLOST string false true 0PORT.CPLLREFCLKSEL string false true 1PORT.CPLLRESET string false true 0PORT.DMONITOROUT string false true 1FPORT.EYESCANDATAERROR string false true 0PORT.EYESCANMODE string false true 0PORT.EYESCANRESET string false true 0PORT.EYESCANTRIGGER string false true 0PORT.GTREFCLKMONITOR string false true 1PORT.GTRESETSEL string false true 0PORT.GTRSVD string false true 0000PORT.GTRXRESET string false true 0PORT.GTTXRESET string false true 0PORT.LOOPBACK string false true 0PORT.PCSRSVDIN string false true 0000PORT.PCSRSVDIN2 string false true 00PORT.PCSRSVDOUT string false true 01F3PORT.PHYSTATUS string false true 1





PORT.PMARSVDIN string false true 00PORT.PMARSVDIN2 string false true 00PORT.RESETOVRD string false true 0PORT.RX8B10BEN string false true 0PORT.RXBUFRESET string false true 0PORT.RXBUFSTATUS string false true 0PORT.RXBYTEISALIGNED string false true 0PORT.RXBYTEREALIGN string false true 0PORT.RXCDRFREQRESET string false true 0PORT.RXCDRHOLD string false true 0PORT.RXCDRLOCK string false true 0PORT.RXCDROVRDEN string false true 0PORT.RXCDRRESET string false true 0PORT.RXCDRRESETRSV string false true 0PORT.RXCHANBONDSEQ string false true 0PORT.RXCHANISALIGNED string false true 0PORT.RXCHANREALIGN string false true 0PORT.RXCHARISCOMMA string false true 00PORT.RXCHARISK string false true 00PORT.RXCHBONDEN string false true 0PORT.RXCHBONDI string false true 10PORT.RXCHBONDLEVEL string false true 0PORT.RXCHBONDMASTER string false true 0PORT.RXCHBONDO string false true 00PORT.RXCHBONDSLAVE string false true 0PORT.RXCLKCORCNT string false true 0PORT.RXCOMINITDET string false true 0PORT.RXCOMMADET string false true 0PORT.RXCOMMADETEN string false true 0PORT.RXCOMSASDET string false true 0PORT.RXCOMWAKEDET string false true 0PORT.RXDATAVALID string false true 0PORT.RXDDIEN string false true 0PORT.RXDFEAGCHOLD string false true 0PORT.RXDFEAGCOVRDEN string false true 0PORT.RXDFECM1EN string false true 0PORT.RXDFELFHOLD string false true 0PORT.RXDFELFOVRDEN string false true 0PORT.RXDFELPMRESET string false true 0PORT.RXDFETAP2HOLD string false true 0PORT.RXDFETAP2OVRDEN string false true 0PORT.RXDFETAP3HOLD string false true 0PORT.RXDFETAP3OVRDEN string false true 0PORT.RXDFETAP4HOLD string false true 0PORT.RXDFETAP4OVRDEN string false true 0PORT.RXDFETAP5HOLD string false true 0PORT.RXDFETAP5OVRDEN string false true 0PORT.RXDFEUTHOLD string false true 0PORT.RXDFEUTOVRDEN string false true 0PORT.RXDFEVPHOLD string false true 0PORT.RXDFEVPOVRDEN string false true 0PORT.RXDFEVSEN string false true 0PORT.RXDFEXYDEN string false true 0PORT.RXDFEXYDHOLD string false true 0PORT.RXDFEXYDOVRDEN string false true 0PORT.RXDISPERR string false true 00PORT.RXDLYBYPASS string false true 1PORT.RXDLYEN string false true 0PORT.RXDLYOVRDEN string false true 0





PORT.RXDLYSRESET string false true 0PORT.RXDLYSRESETDONE string false true 0PORT.RXELECIDLE string false true 1PORT.RXELECIDLEMODE string false true 0PORT.RXGEARBOXSLIP string false true 0PORT.RXHEADER string false true 0PORT.RXHEADERVALID string false true 0PORT.RXLPMEN string false true 0PORT.RXLPMHFHOLD string false true 0PORT.RXLPMHFOVRDEN string false true 0PORT.RXLPMLFHOLD string false true 0PORT.RXLPMLFKLOVRDEN string false true 0PORT.RXMCOMMAALIGNEN string false true 0PORT.RXMONITOROUT string false true 7FPORT.RXMONITORSEL string false true 0PORT.RXNOTINTABLE string false true FFPORT.RXOOBRESET string false true 0PORT.RXOSHOLD string false true 0PORT.RXOSOVRDEN string false true 0PORT.RXOUTCLKFABRIC string false true 0PORT.RXOUTCLKPCS string false true 0PORT.RXOUTCLKSEL string false true 1PORT.RXPCOMMAALIGNEN string false true 0PORT.RXPCSRESET string false true 0PORT.RXPD string false true 0PORT.RXPHALIGN string false true 0PORT.RXPHALIGNDONE string false true 0PORT.RXPHALIGNEN string false true 0PORT.RXPHDLYPD string false true 0PORT.RXPHDLYRESET string false true 0PORT.RXPHMONITOR string false true 00PORT.RXPHOVRDEN string false true 0PORT.RXPHSLIPMONITOR string false true 04PORT.RXPMARESET string false true 0PORT.RXPOLARITY string false true 0PORT.RXPRBSCNTRESET string false true 0PORT.RXPRBSERR string false true 0PORT.RXPRBSSEL string false true 0PORT.RXQPIEN string false true 0PORT.RXQPISENN string false true 0PORT.RXQPISENP string false true 0PORT.RXRATE string false true 0PORT.RXRATEDONE string false true 0PORT.RXRESETDONE string false true 0PORT.RXSLIDE string false true 0PORT.RXSTARTOFSEQ string false true 0PORT.RXSTATUS string false true 0PORT.RXSYSCLKSEL string false true 3PORT.RXUSERRDY string false true 1PORT.RXVALID string false true 0PORT.SETERRSTATUS string false true 0PORT.TSTIN string false true FFFFFPORT.TSTOUT string false true 000PORT.TX8B10BBYPASS string false true FFPORT.TX8B10BEN string false true 0PORT.TXBUFDIFFCTRL string false true 4PORT.TXBUFSTATUS string false true 0PORT.TXCHARDISPMODE string false true 00PORT.TXCHARDISPVAL string false true 00





PORT.TXCHARISK string false true 00PORT.TXCOMFINISH string false true 0PORT.TXCOMINIT string false true 0PORT.TXCOMSAS string false true 0PORT.TXCOMWAKE string false true 0PORT.TXDEEMPH string false true 0PORT.TXDETECTRX string false true 0PORT.TXDIFFCTRL string false true CPORT.TXDIFFPD string false true 0PORT.TXDLYBYPASS string false true 1PORT.TXDLYEN string false true 0PORT.TXDLYHOLD string false true 0PORT.TXDLYOVRDEN string false true 0PORT.TXDLYSRESET string false true 0PORT.TXDLYSRESETDONE string false true 0PORT.TXDLYUPDOWN string false true 0PORT.TXELECIDLE string false true 0PORT.TXGEARBOXREADY string false true 0PORT.TXHEADER string false true 0PORT.TXINHIBIT string false true 0PORT.TXMAINCURSOR string false true 00PORT.TXMARGIN string false true 0PORT.TXOUTCLKFABRIC string false true 1PORT.TXOUTCLKPCS string false true 0PORT.TXOUTCLKSEL string false true 2PORT.TXPCSRESET string false true 0PORT.TXPD string false true 0PORT.TXPDELECIDLEMODE string false true 0PORT.TXPHALIGN string false true 0PORT.TXPHALIGNDONE string false true 0PORT.TXPHALIGNEN string false true 0PORT.TXPHDLYPD string false true 0PORT.TXPHDLYRESET string false true 0PORT.TXPHDLYTSTCLK string false true 0PORT.TXPHINIT string false true 0PORT.TXPHINITDONE string false true 0PORT.TXPHOVRDEN string false true 0PORT.TXPISOPD string false true 0PORT.TXPMARESET string false true 0PORT.TXPOLARITY string false true 0PORT.TXPOSTCURSOR string false true 03PORT.TXPOSTCURSORINV string false true 0PORT.TXPRBSFORCEERR string false true 0PORT.TXPRBSSEL string false true 0PORT.TXPRECURSOR string false true 07PORT.TXPRECURSORINV string false true 0PORT.TXQPIBIASEN string false true 0PORT.TXQPISENN string false true 0PORT.TXQPISENP string false true 0PORT.TXQPISTRONGPDOWN string false true 0PORT.TXQPIWEAKPUP string false true 0PORT.TXRATE string false true 0PORT.TXRATEDONE string false true 0PORT.TXRESETDONE string false true 0PORT.TXSEQUENCE string false true 00PORT.TXSTARTSEQ string false true 0PORT.TXSWING string false true 0PORT.TXSYSCLKSEL string false true 3PORT.TXUSERRDY string false true 1





RXDFEENABLED enum false true 1RXOUTCLKSEL enum false true RXOUTCLKPCSRXOUT_DIV enum false true 1RXPLL enum false true QPLLRXRATE enum false true Use RX_OUT_DIVRXTERM enum false true 900 mVRXTERMMODE enum false true ProgrammableRXUSRCLK2_FREQ string false true 0.048828RXUSRCLK_FREQ string false true 0.048828RX_BER string false true infRX_DATA_WIDTH enum false true 40RX_DFE_CTLE enum false true RX_INTERNAL_DATAPATH enum false true 4-byteRX_PATTERN enum false true PRBS 7-bitRX_RECEIVED_BIT_COUNT string false true 0STATUS string false true NO LINKSYSCLK_FREQ string false true 100.000000TXDIFFSWING enum false true 1.018 V (1100)TXOUTCLKSEL enum false true TXOUTCLKPMATXOUT_DIV enum false true 1TXPLL enum false true QPLLTXPOST enum false true 0.68 dB (00011)TXPRE enum false true 1.67 dB (00111)TXRATE enum false true Use TXOUT_DIVTXUSRCLK2_FREQ string false true 0.048828TXUSRCLK_FREQ string false true 0.048828TX_DATA_WIDTH enum false true 40TX_INTERNAL_DATAPATH enum false true 4-byteTX_PATTERN enum false true PRBS 7-bit

hw_sio_gt オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェ

ルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_hw_sio_gts] 0]





HW_SIO_GTGROUP

説明 GT グループはハードウェアデバイス上の GT IO バンクに関連しているので、使用可能な GT ピンおよびバンクは

ターゲットのザイリンクス FPGA によって決まります。たとえば、 Kintex-7 XC7K325 パーツには 4 つのグループが

あり、それぞれに 4 つの差動 GT ピンのペアが含まれます。各 GT ピンには、独自のレシーバー (hw_sio_rx) とトラン

スミッター (hw_sio_tx) が含まれます。 GT グループには、区画ごとに共有 PLL (クワッド PLL) も 1 つ含まれます。

GT グループは IBERT デバッグコアで定義されており、 IBERT を RTL デザインに追加するときに多数の設定を使用

してカスタマイズできます。詳細は、『Integrated Bit Error Ratio Tester 7 Series GTX Transceivers LogiCORE IP 製品ガイ

ド』 (PG132) [参照 30] を参照してください。

関連オブジェクト GT グループは、 hw_device、 hw_sio_ibert、 hw_sio_gt、 hw_sio_common、 hw_sio_pll、 hw_sio_tx、 hw_sio_rx、および hw_sio_link オブジェクトに接続されます。

これらのグループに接続された GT オブジェクトは、次のように取得できます。

get_hw_sio_gtgroups -of [get_hw_sio_gts *MGT_X0Y9]

プロパティ

report_property コマンドを使用すると、 hw_sio_gtgroup オブジェクトに割り当てられたプロパティをレポート

できます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。

次は hw_sio_gtgroup オブジェクトに割り当てられたプロパティとその値の例です。

Property Type Read-only Visible ValueCLASS string true true hw_sio_gtgroupDISPLAY_NAME string true true Quad_117GT_TYPE string true true 7 Series GTXNAME string true true localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117PARENT string true true localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT

特定の hw_sio_gtgroup のプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェ


report_property -all [lindex [get_hw_sio_gtgroups] 0]





HW_SIO_IBERT

説明カスタマイズ可能なザイリンクス FPGA 用の LogiCORE™ IP Integrated Bit Error Ratio Tester (IBERT) コアは、ギガビッ

トトランシーバー (GT) を評価および監視するために設計されています。 IBERT コアはインシステムシリアル I/O の検証およびデバッグをイネーブルにし、 FPGA ベースシステムの高速シリアル I/O リンクを計測および最適化できる

ようにします。詳細は、『Integrated Bit Error Ratio Tester 7 Series GTX Transceivers LogiCORE IP 製品ガイド』 (PG132) [参照 30] を参照してください。

IBERT デバッグコアを使用すると、次のようなデバイスの主な GT 機能を設定および制御できます。

• TX プリエンファシスおよびポストエンファシス

• TX 差動振幅

• RX イコライゼーション

• 判定帰還等化 (DFE)

• 位相ロックループ (PLL) の分周設定

IBERT コアは、単純なクロックや接続の問題から複雑なマージン解析およびチャネル最適化の問題まで、さまざま

なインシステムデバッグおよび検証の問題を解決するために使用できます。

関連オブジェクト 80 ページの図 2-22 に示すように、 SIO IBERT デバッグコアは、 hw_server、 hw_target、 hw_device、 hw_sio_gt、hw_sio_common、 hw_sio_pll、 hw_sio_tx、 hw_sio_rx、または hw_sio_link オブジェクトに接続されます。

接続されたオブジェクトの IBERT デバッグコアは、次のように取得できます。

get_hw_sio_iberts -of [get_hw_sio_plls *MGT_X0Y8/CPLL_0]

次を使用すると、特定の IBERT コアに接続されたオブジェクトも取得できます。

get_hw_sio_commons -of [get_hw_sio_iberts]





プロパティ report_property コマンドを使用すると、特定の hw_sio_ibert に割り当てられた実際のプロパティをレポートで

きます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。

次は hw_sio_ibert オブジェクトに割り当てられたプロパティとその値の例です。

Property Type Read-only Visible ValueCLASS string true true hw_sio_ibertCORE_REFRESH_RATE_MS int false true 0DISPLAY_NAME string true true IBERTNAME string true true localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERTUSER_REGISTER int true true 1

特定の hw_sio_ibert のプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェル


report_property -all [lindex [get_hw_sio_iberts] 0]


図 2-22: hw_sio_ibert オブジェクト

hw_vio

hw_target hw_device


be

hw_bitstream

hw_cfgmem

hw_axi_txn

hw_sio_gtgroup

hw_sio_gt

hw_sio_tx hw_sio_rx

hw_sio_pll

hw_sio_scan

hw_sio_sweep

hw_sio_link

hw_sio_linkgroup

X14866-081315





HW_SIO_PLL

説明ギガビットトランシーバー (GT) を含むザイリンクスデバイスの場合、シリアルトランシーバーチャネルそれぞれ

に Channel PLL (CPLL) というリング PLL (位相ロックループ) が含まれます。ザイリンクス UltraScale および 7 シリー

ズ FPGA では、 GTX の各区画にクワッド PLL (QPLL) と呼ばれる追加の共有 PLL があります。この QPLL は、高速、

高パフォーマンス、低消費電力のマルチレーンアプリケーションをサポートするための共有 LC PLL です。


hw_sio_pll オブジェクトは、 hw_server、 hw_target、 hw_device、 hw_sio_ibert、 hw_sio_gt、または hw_sio_common に接

続されます。

接続されたオブジェクトの PLL は次のように取得できます。

get_hw_sio_plls -of [get_hw_sio_commons]

次を使用すると、 PLL に接続されたオブジェクトも取得できます。

get_hw_sio_iberts -of [get_hw_sio_plls *MGT_X0Y8/CPLL_0]

プロパティ

report_property コマンドを使用すると、特定の hw_sio_pll に割り当てられたプロパティをレポートできます。

詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。次は、

QPLL タイプの hw_sio_pll オブジェクトに割り当てられたプロパティとその値の例を示しています。

Property Type Read-only Visible ValueCLASS string true true hw_sio_pllDISPLAY_NAME string true true COMMON_X0Y2/QPLL_0DRP.QPLL_CFG string false true 06801C1DRP.QPLL_CLKOUT_CFG string false true 0DRP.QPLL_COARSE_FREQ_OVRD string false true 10DRP.QPLL_COARSE_FREQ_OVRD_EN string false true 0DRP.QPLL_CP string false true 01FDRP.QPLL_CP_MONITOR_EN string false true 0DRP.QPLL_DMONITOR_SEL string false true 0DRP.QPLL_FBDIV string false true 0E0DRP.QPLL_FBDIV_MONITOR_EN string false true 1DRP.QPLL_FBDIV_RATIO string false true 1DRP.QPLL_INIT_CFG string false true 000028DRP.QPLL_LOCK_CFG string false true 21E8DRP.QPLL_LOWER_BAND string false true 1DRP.QPLL_LPF string false true FDRP.QPLL_REFCLK_DIV string false true 10LOGIC.QPLLRESET_CTRL string false true 0LOGIC.QPLLRESET_STAT string false true 0LOGIC.QPLL_LOCK string false true 0NAME string true true localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/COMMON_X0Y2/QPLL_0





PARENT string true true localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/COMMON_X0Y2PORT.QPLLDMONITOR string false true ECPORT.QPLLFBCLKLOST string false true 0PORT.QPLLLOCK string false true 1PORT.QPLLLOCKEN string false true 1PORT.QPLLOUTRESET string false true 0PORT.QPLLPD string false true 0PORT.QPLLREFCLKLOST string false true 0PORT.QPLLREFCLKSEL string false true 1PORT.QPLLRESET string false true 0PORT.QPLLRSVD1 string false true 0000PORT.QPLLRSVD2 string false true 1FQPLLREFCLKSEL enum false true GTREFCLK0QPLL_N_DIVIDER enum false true 64QPLL_REFCLK_DIV enum false true 1STATUS string false true LOCKED

hw_sio_pll オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_hw_sio_plls] 0]





HW_SIO_RX

説明ハードウェアデバイス上では、各 GT に PCS および PMA で構成される独立したレシーバー (hw_sio_rx) が含まれま

す。高速シリアルデータは、ボード上のトレースから GTX/GTH トランシーバー RX の PMA、 PCS、そして最後に FPGA ロジックに送信されます。


hw_sio_rx オブジェクトは、 hw_server、 hw_target、 hw_device、 hw_sio_ibert、 hw_sio_gt、または hw_sio_link に接続さ

れます。

接続されたオブジェクトの hw_sio_rx オブジェクトは、次のように取得できます。

get_hw_sio_rxs -of [get_hw_sio_gts]

次を使用すると、特定の hw_sio_rx に接続されたオブジェクトも取得できます。

get_hw_sio_links -of [get_hw_sio_rxs]


図 2-23: ハードウェア SIO RX および TX オブジェクト


hw_bitstream

hw_axi_txn

hw_sio_gt

hw_sio_tx hw_sio_rx

hw_sio_pll

hw_sio_scan

hw_sio_sweep

hw_sio_link

hw_sio_linkgroup





プロパティ

report_property コマンドを使用すると、特定の hw_sio_rx オブジェクトに割り当てられたプロパティをレポー

トできます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してくださ

い。次は、 hw_sio_rx オブジェクトに割り当てられたプロパティとその値の例を示しています。

Property Type Read-only Visible ValueCLASS string true true hw_sio_rxDISPLAY_NAME string true true MGT_X0Y8/RXDRP.ES_CONTROL string false true 00DRP.ES_CONTROL_STATUS string false true 0DRP.ES_ERRDET_EN string false true 0DRP.ES_ERROR_COUNT string false true 0000DRP.ES_EYE_SCAN_EN string false true 1DRP.ES_HORZ_OFFSET string false true 000DRP.ES_PMA_CFG string false true 000DRP.ES_PRESCALE string false true 00DRP.ES_QUALIFIER string false true 00000000000000000000DRP.ES_QUAL_MASK string false true 00000000000000000000DRP.ES_RDATA string false true 00000000000000000000DRP.ES_SAMPLE_COUNT string false true 0000DRP.ES_SDATA string false true 00000000000000000000DRP.ES_SDATA_MASK string false true 00000000000000000000DRP.ES_UT_SIGN string false true 0DRP.ES_VERT_OFFSET string false true 000DRP.FTS_DESKEW_SEQ_ENABLE string false true FDRP.FTS_LANE_DESKEW_CFG string false true FDRP.FTS_LANE_DESKEW_EN string false true 0DRP.RXBUFRESET_TIME string false true 01DRP.RXBUF_ADDR_MODE string false true 1DRP.RXBUF_EIDLE_HI_CNT string false true 8DRP.RXBUF_EIDLE_LO_CNT string false true 0DRP.RXBUF_EN string false true 1DRP.RXBUF_RESET_ON_CB_CHANGE string false true 1DRP.RXBUF_RESET_ON_COMMAALIGN string false true 0DRP.RXBUF_RESET_ON_EIDLE string false true 0DRP.RXBUF_RESET_ON_RATE_CHANGE string false true 1DRP.RXBUF_THRESH_OVFLW string false true 3DDRP.RXBUF_THRESH_OVRD string false true 0DRP.RXBUF_THRESH_UNDFLW string false true 04DRP.RXCDRFREQRESET_TIME string false true 01DRP.RXCDRPHRESET_TIME string false true 01DRP.RXCDR_CFG string false true 0B800023FF10200020DRP.RXCDR_FR_RESET_ON_EIDLE string false true 0DRP.RXCDR_HOLD_DURING_EIDLE string false true 0DRP.RXCDR_LOCK_CFG string false true 15DRP.RXCDR_PH_RESET_ON_EIDLE string false true 0DRP.RXDFELPMRESET_TIME string false true 0FDRP.RXDLY_CFG string false true 001FDRP.RXDLY_LCFG string false true 030DRP.RXDLY_TAP_CFG string false true 0000DRP.RXGEARBOX_EN string false true 0DRP.RXISCANRESET_TIME string false true 01DRP.RXLPM_HF_CFG string false true 00F0DRP.RXLPM_LF_CFG string false true 00F0DRP.RXOOB_CFG string false true 06DRP.RXOUT_DIV string false true 0DRP.RXPCSRESET_TIME string false true 01





DRP.RXPHDLY_CFG string false true 084020DRP.RXPH_CFG string false true 000000DRP.RXPH_MONITOR_SEL string false true 00DRP.RXPMARESET_TIME string false true 03DRP.RXPRBS_ERR_LOOPBACK string false true 0DRP.RXSLIDE_AUTO_WAIT string false true 7DRP.RXSLIDE_MODE string false true 0DRP.RX_BIAS_CFG string false true 004DRP.RX_BUFFER_CFG string false true 00DRP.RX_CLK25_DIV string false true 04DRP.RX_CLKMUX_PD string false true 1DRP.RX_CM_SEL string false true 3DRP.RX_CM_TRIM string false true 4DRP.RX_DATA_WIDTH string false true 5DRP.RX_DDI_SEL string false true 00DRP.RX_DEBUG_CFG string false true 000DRP.RX_DEFER_RESET_BUF_EN string false true 1DRP.RX_DFE_CTLE_STAGE1 string false true 8DRP.RX_DFE_CTLE_STAGE2 string false true 3DRP.RX_DFE_CTLE_STAGE3 string false true 0DRP.RX_DFE_GAIN_CFG string false true 020FEADRP.RX_DFE_H2_CFG string false true 000DRP.RX_DFE_H3_CFG string false true 040DRP.RX_DFE_H4_CFG string false true 0F0DRP.RX_DFE_H5_CFG string false true 0E0DRP.RX_DFE_KL_CFG2 string false true 3010D90CDRP.RX_DFE_KL_CFG string false true 00FEDRP.RX_DFE_LPM_CFG string false true 0954DRP.RX_DFE_LPM_HOLD_DURING_EIDLE string false true 0DRP.RX_DFE_UT_CFG string false true 11E00DRP.RX_DFE_VP_CFG string false true 03F03DRP.RX_DFE_XYD_CFG string false true 0000DRP.RX_DISPERR_SEQ_MATCH string false true 1DRP.RX_INT_DATAWIDTH string false true 1DRP.RX_OS_CFG string false true 0080DRP.RX_SIG_VALID_DLY string false true 09DRP.RX_XCLK_SEL string false true 0DRP.TXBUF_RESET_ON_RATE_CHANGE string false true 0DRP.TXPCSRESET_TIME string false true 01DRP.TXPMARESET_TIME string false true 01DRP.TX_LOOPBACK_DRIVE_HIZ string false true 0DRP.TX_RXDETECT_CFG string false true 1832DRP.TX_RXDETECT_REF string false true 4ES_HORZ_MIN_MAX string false true 32LINE_RATE string false true 0.000LOGIC.ERRBIT_COUNT string false true 000000000000LOGIC.GT_SOURCES_SYSCLK string false true 0LOGIC.LINK string false true 0LOGIC.MGT_ERRCNT_RESET_CTRL string false true 0LOGIC.MGT_ERRCNT_RESET_STAT string false true 0LOGIC.MGT_RESET_CTRL string false true 0LOGIC.MGT_RESET_STAT string false true 0LOGIC.RXPAT_ID string false true 1LOGIC.RXRECCLK_FREQ_CNT string false true 0000LOGIC.RXRECCLK_FREQ_TUNE string false true 4000LOGIC.RXUSRCLK2_FREQ_CNT string false true 0000LOGIC.RXUSRCLK2_FREQ_TUNE string false true 4000LOGIC.RXUSRCLK_FREQ_CNT string false true 0000LOGIC.RXUSRCLK_FREQ_TUNE string false true 4000





LOGIC.RXWORD_COUNT string false true 000000000000LOGIC.RX_DCM_LOCK string false true 1LOGIC.RX_DCM_RESET_CTRL string false true 0LOGIC.RX_DCM_RESET_STAT string false true 0LOGIC.RX_FRAMED string false true 0LOGIC.TX_DCM_RESET_CTRL string false true 0LOGIC.TX_DCM_RESET_STAT string false true 1LOOPBACK enum false true Near-End PCSNAME string true true localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/MGT_X0Y8/RXPARENT string true true localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/MGT_X0Y8PORT.CFGRESET string false true 0PORT.CPLLRESET string false true 0PORT.EYESCANDATAERROR string false true 0PORT.EYESCANMODE string false true 0PORT.EYESCANRESET string false true 0PORT.EYESCANTRIGGER string false true 0PORT.GTRESETSEL string false true 0PORT.GTRXRESET string false true 0PORT.GTTXRESET string false true 0PORT.LOOPBACK string false true 1PORT.RESETOVRD string false true 0PORT.RX8B10BEN string false true 0PORT.RXBUFRESET string false true 0PORT.RXBUFSTATUS string false true 0PORT.RXBYTEISALIGNED string false true 0PORT.RXBYTEREALIGN string false true 0PORT.RXCDRFREQRESET string false true 0PORT.RXCDRHOLD string false true 0PORT.RXCDRLOCK string false true 0PORT.RXCDROVRDEN string false true 0PORT.RXCDRRESET string false true 0PORT.RXCDRRESETRSV string false true 0PORT.RXCHANBONDSEQ string false true 0PORT.RXCHANISALIGNED string false true 0PORT.RXCHANREALIGN string false true 0PORT.RXCHARISCOMMA string false true 00PORT.RXCHARISK string false true 00PORT.RXCHBONDEN string false true 0PORT.RXCHBONDI string false true 10PORT.RXCHBONDLEVEL string false true 0PORT.RXCHBONDMASTER string false true 0PORT.RXCHBONDO string false true 00PORT.RXCHBONDSLAVE string false true 0PORT.RXCLKCORCNT string false true 0PORT.RXCOMINITDET string false true 0PORT.RXCOMMADET string false true 0PORT.RXCOMMADETEN string false true 0PORT.RXCOMSASDET string false true 0PORT.RXCOMWAKEDET string false true 0PORT.RXDATAVALID string false true 0PORT.RXDDIEN string false true 0PORT.RXDFEAGCHOLD string false true 0PORT.RXDFEAGCOVRDEN string false true 0PORT.RXDFECM1EN string false true 0PORT.RXDFELFHOLD string false true 0PORT.RXDFELFOVRDEN string false true 0PORT.RXDFELPMRESET string false true 0





PORT.RXDFETAP2HOLD string false true 0PORT.RXDFETAP2OVRDEN string false true 0PORT.RXDFETAP3HOLD string false true 0PORT.RXDFETAP3OVRDEN string false true 0PORT.RXDFETAP4HOLD string false true 0PORT.RXDFETAP4OVRDEN string false true 0PORT.RXDFETAP5HOLD string false true 0PORT.RXDFETAP5OVRDEN string false true 0PORT.RXDFEUTHOLD string false true 0PORT.RXDFEUTOVRDEN string false true 0PORT.RXDFEVPHOLD string false true 0PORT.RXDFEVPOVRDEN string false true 0PORT.RXDFEVSEN string false true 0PORT.RXDFEXYDEN string false true 0PORT.RXDFEXYDHOLD string false true 0PORT.RXDFEXYDOVRDEN string false true 0PORT.RXDISPERR string false true 00PORT.RXDLYBYPASS string false true 1PORT.RXDLYEN string false true 0PORT.RXDLYOVRDEN string false true 0PORT.RXDLYSRESET string false true 0PORT.RXDLYSRESETDONE string false true 0PORT.RXELECIDLE string false true 1PORT.RXELECIDLEMODE string false true 0PORT.RXGEARBOXSLIP string false true 0PORT.RXHEADER string false true 0PORT.RXHEADERVALID string false true 0PORT.RXLPMEN string false true 0PORT.RXLPMHFHOLD string false true 0PORT.RXLPMHFOVRDEN string false true 0PORT.RXLPMLFHOLD string false true 0PORT.RXLPMLFKLOVRDEN string false true 0PORT.RXMCOMMAALIGNEN string false true 0PORT.RXMONITOROUT string false true 7FPORT.RXMONITORSEL string false true 0PORT.RXNOTINTABLE string false true FFPORT.RXOOBRESET string false true 0PORT.RXOSHOLD string false true 0PORT.RXOSOVRDEN string false true 0PORT.RXOUTCLKFABRIC string false true 1PORT.RXOUTCLKPCS string false true 0PORT.RXOUTCLKSEL string false true 1PORT.RXPCOMMAALIGNEN string false true 0PORT.RXPCSRESET string false true 0PORT.RXPD string false true 0PORT.RXPHALIGN string false true 0PORT.RXPHALIGNDONE string false true 0PORT.RXPHALIGNEN string false true 0PORT.RXPHDLYPD string false true 0PORT.RXPHDLYRESET string false true 0PORT.RXPHMONITOR string false true 00PORT.RXPHOVRDEN string false true 0PORT.RXPHSLIPMONITOR string false true 04PORT.RXPMARESET string false true 0PORT.RXPOLARITY string false true 0PORT.RXPRBSCNTRESET string false true 0PORT.RXPRBSERR string false true 0PORT.RXPRBSSEL string false true 0PORT.RXQPIEN string false true 0





PORT.RXQPISENN string false true 0PORT.RXQPISENP string false true 0PORT.RXRATE string false true 0PORT.RXRATEDONE string false true 0PORT.RXRESETDONE string false true 0PORT.RXSLIDE string false true 0PORT.RXSTARTOFSEQ string false true 0PORT.RXSTATUS string false true 0PORT.RXSYSCLKSEL string false true 3PORT.RXUSERRDY string false true 1PORT.RXVALID string false true 0PORT.TXDETECTRX string false true 0PORT.TXDLYSRESET string false true 0PORT.TXDLYSRESETDONE string false true 0PORT.TXPCSRESET string false true 0PORT.TXPHDLYRESET string false true 0PORT.TXPMARESET string false true 0PORT.TXRESETDONE string false true 0RXDFEENABLED enum false true 1RXOUTCLKSEL enum false true RXOUTCLKPCSRXOUT_DIV enum false true 1RXPLL enum false true QPLLRXRATE enum false true Use RX_OUT_DIVRXTERM enum false true 900 mVRXTERMMODE enum false true ProgrammableRXUSRCLK2_FREQ string false true 0.048828RXUSRCLK_FREQ string false true 0.048828RX_BER string false true infRX_DATA_WIDTH enum false true 40RX_DFE_CTLE enum false true RX_INTERNAL_DATAPATH enum false true 4-byteRX_PATTERN enum false true PRBS 7-bitRX_PLL string true true localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/COMMON_X0Y2/QPLL_0RX_RECEIVED_BIT_COUNT string false true 0STATUS string false true NO LINK

hw_sio_rx オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェ


report_property -all [lindex [get_hw_sio_rxs] 0]





HW_SIO_TX

説明ハードウェアデバイス上では、各 GT に PCS および PMA で構成される独立したトランスミッター (hw_sio_tx) が含

まれます。パラレルデータは、デバイスロジックから FPGA TX インターフェイスに送信され、 PCS および PMA を介して TX ドライバーから高速シリアルデータとして出力されます。


83 ページの図 2-23 は、 hw_sio_tx オブジェクトとその他のハードウェアオブジェクトの関係を示しています。

hw_sio_tx オブジェクトは、 hw_server、 hw_target、 hw_device、 hw_sio_ibert、 hw_sio_gt、または hw_sio_link に接続さ

れます。

接続されたオブジェクトの hw_sio_tx オブジェクトは、次のように取得できます。

get_hw_sio_txs -of [get_hw_sio_gts]

次を使用すると、特定の hw_sio_tx に接続されたオブジェクトも取得できます。

get_hw_sio_links -of [get_hw_sio_txs]

プロパティ

report_property コマンドを使用すると、特定の hw_sio_tx オブジェクトに割り当てられたプロパティをレポート

できます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。

次は、 hw_sio_tx オブジェクトに割り当てられたプロパティとその値の例を示しています。

Property Type Read-only Visible ValueCLASS string true true hw_sio_txDISPLAY_NAME string true true MGT_X0Y8/TXDRP.TXBUF_EN string false true 1DRP.TXBUF_RESET_ON_RATE_CHANGE string false true 0DRP.TXDLY_CFG string false true 001FDRP.TXDLY_LCFG string false true 030DRP.TXDLY_TAP_CFG string false true 0000DRP.TXGEARBOX_EN string false true 0DRP.TXOUT_DIV string false true 0DRP.TXPCSRESET_TIME string false true 01DRP.TXPHDLY_CFG string false true 084020DRP.TXPH_CFG string false true 0780DRP.TXPH_MONITOR_SEL string false true 00DRP.TXPMARESET_TIME string false true 01DRP.TX_CLK25_DIV string false true 04DRP.TX_CLKMUX_PD string false true 1DRP.TX_DATA_WIDTH string false true 5DRP.TX_DEEMPH0 string false true 00DRP.TX_DEEMPH1 string false true 00DRP.TX_DRIVE_MODE string false true 00DRP.TX_EIDLE_ASSERT_DELAY string false true 6DRP.TX_EIDLE_DEASSERT_DELAY string false true 4DRP.TX_INT_DATAWIDTH string false true 1





DRP.TX_LOOPBACK_DRIVE_HIZ string false true 0DRP.TX_MAINCURSOR_SEL string false true 0DRP.TX_MARGIN_FULL_0 string false true 4EDRP.TX_MARGIN_FULL_1 string false true 49DRP.TX_MARGIN_FULL_2 string false true 45DRP.TX_MARGIN_FULL_3 string false true 42DRP.TX_MARGIN_FULL_4 string false true 40DRP.TX_MARGIN_LOW_0 string false true 46DRP.TX_MARGIN_LOW_1 string false true 44DRP.TX_MARGIN_LOW_2 string false true 42DRP.TX_MARGIN_LOW_3 string false true 40DRP.TX_MARGIN_LOW_4 string false true 40DRP.TX_PREDRIVER_MODE string false true 0DRP.TX_QPI_STATUS_EN string false true 0DRP.TX_RXDETECT_CFG string false true 1832DRP.TX_RXDETECT_REF string false true 4DRP.TX_XCLK_SEL string false true 0LOGIC.ERR_INJECT_CTRL string false true 0LOGIC.TXOUTCLK_FREQ_CNT string false true 0000LOGIC.TXOUTCLK_FREQ_TUNE string false true 4000LOGIC.TXPAT_ID string false true 1LOGIC.TXUSRCLK2_FREQ_CNT string false true 0000LOGIC.TXUSRCLK2_FREQ_TUNE string false true 4000LOGIC.TXUSRCLK_FREQ_CNT string false true 0000LOGIC.TXUSRCLK_FREQ_TUNE string false true 4000LOGIC.TX_DCM_LOCK string false true 1LOGIC.TX_DCM_RESET_CTRL string false true 0LOGIC.TX_DCM_RESET_STAT string false true 1LOGIC.TX_FRAMED string false true 0NAME string true true localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/MGT_X0Y8/TXPARENT string true true localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/MGT_X0Y8PORT.GTTXRESET string false true 0PORT.TX8B10BBYPASS string false true FFPORT.TX8B10BEN string false true 0PORT.TXBUFDIFFCTRL string false true 4PORT.TXBUFSTATUS string false true 0PORT.TXCHARDISPMODE string false true 00PORT.TXCHARDISPVAL string false true 00PORT.TXCHARISK string false true 00PORT.TXCOMFINISH string false true 0PORT.TXCOMINIT string false true 0PORT.TXCOMSAS string false true 0PORT.TXCOMWAKE string false true 0PORT.TXDEEMPH string false true 0PORT.TXDETECTRX string false true 0PORT.TXDIFFCTRL string false true CPORT.TXDIFFPD string false true 0PORT.TXDLYBYPASS string false true 1PORT.TXDLYEN string false true 0PORT.TXDLYHOLD string false true 0PORT.TXDLYOVRDEN string false true 0PORT.TXDLYSRESET string false true 0PORT.TXDLYSRESETDONE string false true 0PORT.TXDLYUPDOWN string false true 0PORT.TXELECIDLE string false true 0PORT.TXGEARBOXREADY string false true 0PORT.TXHEADER string false true 0





PORT.TXINHIBIT string false true 0PORT.TXMAINCURSOR string false true 00PORT.TXMARGIN string false true 0PORT.TXOUTCLKFABRIC string false true 1PORT.TXOUTCLKPCS string false true 0PORT.TXOUTCLKSEL string false true 2PORT.TXPCSRESET string false true 0PORT.TXPD string false true 0PORT.TXPDELECIDLEMODE string false true 0PORT.TXPHALIGN string false true 0PORT.TXPHALIGNDONE string false true 0PORT.TXPHALIGNEN string false true 0PORT.TXPHDLYPD string false true 0PORT.TXPHDLYRESET string false true 0PORT.TXPHDLYTSTCLK string false true 0PORT.TXPHINIT string false true 0PORT.TXPHINITDONE string false true 0PORT.TXPHOVRDEN string false true 0PORT.TXPISOPD string false true 0PORT.TXPMARESET string false true 0PORT.TXPOLARITY string false true 0PORT.TXPOSTCURSOR string false true 03PORT.TXPOSTCURSORINV string false true 0PORT.TXPRBSFORCEERR string false true 0PORT.TXPRBSSEL string false true 0PORT.TXPRECURSOR string false true 07PORT.TXPRECURSORINV string false true 0PORT.TXQPIBIASEN string false true 0PORT.TXQPISENN string false true 0PORT.TXQPISENP string false true 0PORT.TXQPISTRONGPDOWN string false true 0PORT.TXQPIWEAKPUP string false true 0PORT.TXRATE string false true 0PORT.TXRATEDONE string false true 0PORT.TXRESETDONE string false true 0PORT.TXSEQUENCE string false true 00PORT.TXSTARTSEQ string false true 0PORT.TXSWING string false true 0PORT.TXSYSCLKSEL string false true 3PORT.TXUSERRDY string false true 1TXDIFFSWING enum false true 1.018 V (1100)TXOUTCLKSEL enum false true TXOUTCLKPMATXOUT_DIV enum false true 1TXPLL enum false true QPLLTXPOST enum false true 0.68 dB (00011)TXPRE enum false true 1.67 dB (00111)TXRATE enum false true Use TXOUT_DIVTXUSRCLK2_FREQ string false true 0.048828TXUSRCLK_FREQ string false true 0.048828TX_DATA_WIDTH enum false true 40TX_INTERNAL_DATAPATH enum false true 4-byteTX_PATTERN enum false true PRBS 7-bitTX_PLL string true true localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/COMMON_X0Y2/QPLL_0

hw_sio_tx オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェ


report_property -all [lindex [get_hw_sio_txs] 0]





HW_SYSMON

説明システムモニター (HW_SYSMON) は、ザイリンクスデバイス上の Analog-to-Digital Converter (ADC) 回路で、温度お

よび電圧などの動作状況を測定するために使用されます。 HW_SYSMON は、オンチップ温度および供給センサーを

使用して物理的な環境を監視します。 ADC では、広範囲のアプリケーションに高精度のアナログインターフェイス

が提供されます。 ADC は最大で 17 の外部アナログ入力チャネルにアクセスできます。

HW_SYSMON には、データレジスタ (HW_SYSMON_REG オブジェクト ) が含まれ、温度および電圧の現在の値が

格納されます。現在の hw_device でのこれらのレジスタの値には、ハードウェアサーバーとターゲットに接続され

る場合、 Vivado Design Suite のハードウェアマネージャー機能を使用してアクセスできます。 hw_sysmon は、

Virtex-7 と UltraScale で異なります。特定の XADC の特定のレジスタに関する詳細およびその使用方法については、

『UltraScale アーキテクチャシステムモニターユーザーガイド』 (UG580) [参照 12] または『7 シリーズ FPGA および Zynq-7000 SoC XADC デュアル 12 ビット 1MSPS アナログ-デジタルコンバーターユーザーガイド』 (UG480) [参照 6] を参照してください。

特定のレジスタの値は get_hw_sysmon_reg コマンドを使用して System Monitor のレジスタに格納された 16 進数

値にアクセスして取得することもできますが、 hw_sysmon オブジェクトのフォーマットされたプロパティとして表

示することもできます。たとえば、レジスタの 16 進数に直接アクセスするのではなく、次のコードを使用して、指

定の hw_sysmon オブジェクトの TEMPERATURE プロパティを取得できます。


図 2-24: HW_SYSMON オブジェクト

hw_server

hw_vio

hw_target hw_device

hw_ilahw_sysmon hw_sio_hw_axi

hw_probe

hw_ila_data

hw_sio_gt

hw_sio_tx hw_sio

hw_sysmon_reg





get_property TEMPERATURE [get_hw_sysmons]


hw_sysmon オブジェクトは、現在の hw_target および hw_server にプログラムされた hw_device のハードウェアマネージャーに含まれます。 hw_device の hw_sysmon は次のように取得できます。

get_hw_sysmons -of [get_hw_devices]

プロパティ

report_property コマンドを使用すると、 hw_sysmon オブジェクトに割り当てられている実際のプロパティをレ

ポートできます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してくだ

さい。

hw_sysmon のプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [lindex [get_hw_sysmons] 0]

次は、 hw_sysmon オブジェクトに割り当てられたプロパティとその値の例を示しています。

Property Type Read-only Visible ValueADC_A_GAIN hex true true 0000ADC_A_OFFSET hex true true 007eADC_B_GAIN hex true true 0000ADC_B_OFFSET hex true true ffbbCLASS string true true hw_sysmonCONFIG_REG.ACQ binary false true 0CONFIG_REG.ALM0 binary false true 0CONFIG_REG.ALM1 binary false true 0CONFIG_REG.ALM2 binary false true 0CONFIG_REG.ALM3 binary false true 0CONFIG_REG.ALM4 binary false true 0CONFIG_REG.ALM5 binary false true 0CONFIG_REG.ALM6 binary false true 0CONFIG_REG.AVG binary false true 00CONFIG_REG.BU binary false true 0CONFIG_REG.CAL0 binary false true 0CONFIG_REG.CAL1 binary false true 0CONFIG_REG.CAL2 binary false true 0CONFIG_REG.CAL3 binary false true 0CONFIG_REG.CAVG binary false true 0CONFIG_REG.CD binary false true 00000000CONFIG_REG.CH binary false true 00000CONFIG_REG.EC binary false true 0CONFIG_REG.MUX binary false true 0CONFIG_REG.OT binary false true 0CONFIG_REG.PD binary false true 00CONFIG_REG.SEQ binary false true 0000DESCRIPTION string true true XADCFLAG.ALM0 binary true true 0FLAG.ALM1 binary true true 0FLAG.ALM2 binary true true 0FLAG.ALM3 binary true true 0FLAG.ALM4 binary true true 0





FLAG.ALM5 binary true true 0FLAG.ALM6 binary true true 0FLAG.JTGD binary true true 0FLAG.JTGR binary true true 0FLAG.OT binary true true 0FLAG.REF binary true true 0LOWER_TEMPERATURE string false true -273.1LOWER_TEMPERATURE_SCALE enum false true CELSIUSLOWER_VCCAUX string false true 0.000LOWER_VCCBRAM string false true 0.000LOWER_VCCINT string false true 0.000LOWER_VCCO_DDR string false true 0.000LOWER_VCCPAUX string false true 0.000LOWER_VCCPINT string false true 0.000MAX_TEMPERATURE string true true 41.7MAX_TEMPERATURE_SCALE enum false true CELSIUSMAX_VCCAUX string true true 1.805MAX_VCCBRAM string true true 0.997MAX_VCCINT string true true 1.000MAX_VCCO_DDR string true true 0.000MAX_VCCPAUX string true true 0.000MAX_VCCPINT string true true 0.000MIN_TEMPERATURE string true true 37.3MIN_TEMPERATURE_SCALE enum false true CELSIUSMIN_VCCAUX string true true 1.800MIN_VCCBRAM string true true 0.993MIN_VCCINT string true true 0.997MIN_VCCO_DDR string true true 2.999MIN_VCCPAUX string true true 2.999MIN_VCCPINT string true true 2.999NAME string true true localhost/xilinx_tcf/Digilent/210203336599A/xc7k325t_0/SYSMONSUPPLY_A_OFFSET hex true true 006bSUPPLY_B_OFFSET hex true true ffa9SYSMON_REFRESH_RATE_MS int false true 0TEMPERATURE string true true 37.8TEMPERATURE_SCALE enum false true CELSIUSUPPER_TEMPERATURE string false true -273.1UPPER_TEMPERATURE_SCALE enum false true CELSIUSUPPER_VCCAUX string false true 0.000UPPER_VCCBRAM string false true 0.000UPPER_VCCINT string false true 0.000UPPER_VCCO_DDR string false true 0.000UPPER_VCCPAUX string false true 0.000UPPER_VCCPINT string false true 0.000VAUXP0_VAUXN0 string true true 0.000VAUXP1_VAUXN1 string true true 0.000VAUXP2_VAUXN2 string true true 0.000VAUXP3_VAUXN3 string true true 0.000VAUXP4_VAUXN4 string true true 0.000VAUXP5_VAUXN5 string true true 0.000VAUXP6_VAUXN6 string true true 0.000VAUXP7_VAUXN7 string true true 0.000VAUXP8_VAUXN8 string true true 0.000VAUXP9_VAUXN9 string true true 0.000VAUXP10_VAUXN10 string true true 0.000VAUXP11_VAUXN11 string true true 0.000VAUXP12_VAUXN12 string true true 0.000VAUXP13_VAUXN13 string true true 0.000





VAUXP14_VAUXN14 string true true 0.000VAUXP15_VAUXN15 string true true 0.000VCCAUX string true true 1.802VCCBRAM string true true 0.995VCCINT string true true 0.999VCCO_DDR string true true 0.000VCCPAUX string true true 0.000VCCPINT string true true 0.000VP_VN string true true 0.000VREFN string true true 0.000VREFP string true true 0.000





HW_TARGET

説明ハードウェアターゲット (hw_target) とは、ビットストリームファイルを使用してプログラム、またはデザインをデ

バッグするために使用する、 1 つ以上のザイリンクス FPGA デバイスから構成される JTAG チェーンを含むシステムボードです。システムボード上のハードウェアターゲットと Vivado Design Suite との接続は、ハードウェアサー

バーオブジェクト (hw_server) で制御されます。

使用可能なハードウェアターゲットのいずれかへの接続を開くには、 open_hw_target コマンドを使用します。

開いたターゲットは、自動的に現在のハードウェアターゲットとなります。 Vivado のロジック解析では、プログラ

ムおよびデバッグコマンドが hw_server 接続を使用して開いたターゲットの FPGA オブジェクト (hw_device) に使用

されます。

hw_target は、 open_hw_target コマンドに -jtag_mode オプションを付けて開くと、ターゲットを JTAG テストモー

ドにしてデバイスの命令レジスタ (IR) とデータレジスタ (DR)、またはターゲットのデバイスにアクセスできます。

ターゲットを JTAG モードで開くと、 Vivado Design Suite のハードウェアマネージャー機能に hw_jtag オブジェクト

が作成され、 JTAG TAP コントローラーへアクセスできるようになります。

サポートされる JTAG ダウンロードケーブルおよびデバイスのリストは、『Vivado Design Suite ユーザーガイド : プロ

グラムおよびデバッグ』 (UG908) [参照 23] を参照してください。


ハードウェアターゲットはハードウェアサーバーに接続されており、次のように hw_server オブジェクトのオブ

ジェクトとして取得できます。

get_hw_target -of [get_hw_servers]

また、次を使用すると、ハードウェアターゲットに接続されたハードウェアデバイスを取得できます。

get_hw_devices -of [current_hw_target]

ターゲットを JTAG モードで開くと、ターゲットの HW_JTAG プロパティを使用して作成された hw_jtag オブジェク

トにアクセスできるようになります。

get_property HW_JTAG [current_hw_target]


図 2-25: ハードウェアターゲットオブジェクト

hw_server hw_target hw_device

hw_bitstream

hw_cfgmem





プロパティ

report_property コマンドを使用すると、 hw_target オブジェクトに割り当てられたプロパティをレポートできま

す。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。次は、

hw_target オブジェクトに割り当てられたプロパティとその値の例を示しています。

Property Type Read-only Visible ValueCLASS string true true hw_targetDEVICE_COUNT int true true 1HW_JTAG hw_jtag true true IS_OPENED bool true true 1NAME string true true localhost/xilinx_tcf/Digilent/210203327463APARAM.DEVICE string true true jsn-JTAG-SMT1-210203327463APARAM.FREQUENCY enum true true 15000000PARAM.TYPE string true true xilinx_tcfTID string true true jsn-JTAG-SMT1-210203327463AUID string true true Digilent/210203327463A

hw_target のプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [get_hw_targets]





HW_VIO

説明 VIO (Virtual Input/Output) デバッグコア (hw_vio) は、ザイリンクス FPGA にプログラムされている内部信号をリアル

タイムで監視および駆動できます。ターゲットハードウェアへの物理的なアクセスがない場合は、このデバッグ機

能を使用して、物理デバイス上の信号を駆動および監視できます。

VIO コアは、ハードウェアプローブオブジェクトを使用してデザインの特定の信号を監視および駆動します。入力

プローブは、 VIO コアへの入力として信号を監視します。出力プローブは、 VIO コアから信号を指定の値に駆動し

ます。プローブの値は set_property コマンドで定義され、 commit_hw_vio コマンドでプローブの信号に駆動さ

れます。

VIO デバッグコアは、ザイリンクス IP カタログから RTL コードにインスタンシエートする必要があります。このた

め、デザインをデバッグする前にどのネットを監視および駆動するのかわかっておく必要があります。 VIO コアは、

IP カタログの [Debug & Verification] → [Debug] カテゴリに含まれます。 VIO コアの詳細は、『Virtual Input/Output LogiCORE IP 製品ガイド』 (PG159) [参照 31] を参照してください。


VIO デバッグコアは、ザイリンクス IP カタログから RTL ソースファイルのデザインに追加できます。デバッグコアは、 get_debug_cores コマンドを使用して合成済みネットリストデザインで検索できます。これらは Vivado Design Suite のハードウェアマネージャーに含まれる VIO デバッグコアオブジェクト (hw_vio) ではありませんが、

関連はしています。


図 2-26: hw_vio オブジェクト

hw_server

hw_vio

hw_target hw_device


hw_probe hw_sio_gt





ハードウェア VIO デバッグコアは、プログラム済みのハードウェアデバイスオブジェクト (hw_device) のハード

ウェアマネージャーに含まれます。 hw_device の hw_vio は次のように取得できます。

get_hw_vios -of [current_hw_device]

また、 hw_vio デバッグコアには、それに接続されたプローブが含まれており、次のように取得できます。

get_hw_probes -of [get_hw_vios]

プロパティ report_property コマンドを使用すると、 hw_vio オブジェクトに割り当てられたプロパティをレポートできま


Property Type Read-only Visible ValueCLASS string true true hw_vioCORE_REFRESH_RATE_MS int false true 500HW_CORE string true false core_1INSTANCE_NAME string true true i_vio_newIS_ACTIVITY_SUPPORTED bool true true 1NAME string true true hw_vio_1

hw_vio オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェル


report_property -all [lindex [get_hw_vios] 0]





IO_BANK

説明ザイリンクス 7 シリーズ FPGA および UltraScale アーキテクチャでは、通常高パフォーマンス (HP) および広範囲 (HR) I/O バンクが導入されています。 I/O バンクは、 I/O ブロック (IOB) のコレクションで、さまざまな標準インター

フェイスを広くサポートする、コンフィギャラブルな SelectIO ドライバーおよびレシーバー (シングルエンドと差動

の両方) が含まれます。 HP I/O バンクは、高速メモリとその他の最大 1.8V 電圧までのチップトゥチップインター

フェイスのパフォーマンス要件を満たすように設計されており、最大 3.3V 電圧までの広い範囲の I/O 規格がサポー

トされています。


図 2-27: IO_BANK オブジェクト

Pin

Port

Clock

Cell

Bel

Site/CLB

Clock Region

Package Pin

Bel Pin

Site Pin

Site Pip

I/O Standard

I/O Bank

Tile

Timing Path

SLR

PkgPin_ByteGroup

PkgPin_Nibble





各 I/O バンクには、出力駆動電流およびスルーレートのプログラマブル制御、デジタル制御インピーダンス (DCI) を使用したオンチップ終端、基準電圧 (INTERNAL_VREF) を内部生成する機能などが含まれます。

UltraScale デバイスの場合、ほとんどの I/O バンクに 52 個の IOB が含まれます (HR I/O ミニバンクには 26 個の IOB)。7 シリーズの場合は、ほとんどの I/O バンクに 50 個の IOB (クロック領域の高さと同じ ) が含まれます。デバイスの I/O バンク数は、サイズとパッケージピン配置によって異なります。

I/O バンクおよび、 I/O 割り当てに関するルールについては、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471) [参照 2] および『UltraScale アークテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 8] を参照して

ください。

関連オブジェクト 100 ページの図 2-27 は、 I/O バンクとポートネットリストオブジェクト、デバイスの package_pin、 I/O ブロックでイ

ンプリメントされた I/O 規格との関連を示しています。関連するパッケージピン、ポート、クロック領域、または

サイトの I/O バンクは、次を使用すると取得できます。

get_iobanks -of [get_clock_regions X0Y2]

I/O バンクに関連付けられたポート、クロック領域、サイト、 SLR、 I/O 規格、パッケージピン、 pkgpin_bytegroup、および pkgpin_nibble オブジェクトは、次を使用すると取得できます。

get_sites -of [get_iobanks 227]

プロパティ次は、 I/O バンクで検出されたプロパティとその値の例を示しています。

Property Type Read-only ValueBANK_TYPE string true BT_HIGH_PERFORMANCECLASS string true iobankDCI_CASCADE string* false INTERNAL_VREF double false IS_MASTER bool true 0IS_SLAVE bool true 0MASTER_BANK string true NAME string true 46VCCOSENSEMODE string false

I/O バンクのプロパティは、次のコマンドを使用すると確認できます。

report_property -all [lindex [get_iobanks] 0]





IO_STANDARD

説明 IO_STANDARD オブジェクトでは、ターゲットザイリンクスデバイスでサポートされる使用可能な IOSTANDARD が定義されます。 IO_STANDARD オブジェクトは「IOSTANDARD」プロパティを使用して PORT オブジェクトに割

り当てると、現在のデザインで入力、出力または双方向ポートをコンフィギュレーションできます。サポートされ

ている規格の詳細は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471) [参照 2] および『UltraScale アー

クテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 8] を参照してください。


図 2-28: IO_STANDARD オブジェクト

Net

Pin

Port

Clock

Cell

Bel

Site/CLB

Clock Region

Package Pin

Bel Pin

Site Pip

I/O Standard

I/O Bank

Wire

Node

Pip

Tile

Timing Path

SLR

PkgPin_ByteGroup

PkgPin_Nibble

Site Pin

X14872-081315





関連オブジェクト特定の BEL、 SITE、 PACKAGE_PIN、 IO_BANK、または PORT に関連付けられた IO_STANDARD は、次を使用する

と取得できます。

get_io_standards -of [get_ports ddr4_sdram_dm_n[0]]

また、特定の IO_STANDARD をインプリメントする PORT オブジェクトは、次を使用すると取得できます。

get_ports -of [get_io_standards POD12_DCI]

ヒント : この場合、ポートは IOSTANDARD プロパティでも見つけることができます。

get_ports -filter {IOSTANDARD==POD12_DCI}

プロパティ次は、 package_pin オブジェクトで検出されたプロパティとその値の例を示しています。

Property Type Read-only ValueCLASS string true io_standardDIRECTION string true INPUT OUTPUT BIDIRDRIVE_STRENGTH string true NAHAS_VCCO_IN bool true 1HAS_VCCO_OUT bool true 1HAS_VREF bool true 1INPUT_TERMINATION string true SINGLEIS_DCI bool true 1IS_DIFFERENTIAL bool true 0NAME string true POD12_DCIOUTPUT_TERMINATION string true DRIVERSLEW string true SLOW MEDIUM FASTSUPPORTS_SLEW bool true 0VCCO_IN double true 1.200VCCO_OUT double true 1.200VREF double true 0.840

package_pin オブジェクトのプロパティは、次のコマンドを使用すると確認できます。

report_property -all [lindex [get_io_standards] 0]





NET

説明

NET というのは、インターコネクトされたピン、ポートおよびワイヤのセットを指します。どのワイヤにもネット

名があり、その名前でワイヤを区別します。 2 本以上のワイヤに同じネット名が付いていることがあります。同じ

ネット名が付いているワイヤは、 1 つのネットに含まれていることを示し、こうしたワイヤに接続されているピンま

たはポートはすべて電気的に接続されています。

RTL ソースファイルを 1 つのネットリストデザインにエラボレーションまたはコンパイルしているとき、ネットリ

ストデザインにネットオブジェクトが追加されるたびにデフォルトネット名がそのオブジェクトに割り当てられま

す。手動でネットに名前を付けることもできます。

ネットは、 1 つの信号から成るスカラーネットか、複数の信号から成るスカラーネットのグループであるバスネッ

トです。バスを使用すると関連信号をまとめることができ、回路図が簡潔で理解しやすいものになります。また、

主な回路とブロックシンボルとの接続も明確になります。バスは特に次の場合に便利です。

• 回路図のあるサイドから、もう一方へと多数の信号を配線する場合

• 1 つのブロックシンボルに複数の信号を接続する場合


図 2-29: NET オブジェクト

Net

Pin

Port

Clock

Cell

Bel

Site

Clock Region

age

Bel Pin

Site Pin

Site Pipank

Wire

Node

Pip

Tile

Timing Path





• 1 つの I/O マーカーに接続することで、階層レベルをまたぐ複数の信号を接続する場合

関連オブジェクトデザインネットリストで、ネットをセルのピンまたはポートに接続できます。また、ポートを介してデザインに供

給されるクロックにネットは関連付けられ、デザインのタイミングパスへと接続されます。デザインに関する問題

をすばやく見つけて解決できるように、 DRC 違反にネットを関連付けることもできます。これらのさまざまなデザ

インオブジェクトに関連するネットは、次のように取得できます。

get_nets -of [get_cells dbg_hub]

デザインがターゲットのザイリンクス FPGA にマップされると、ネットは、デバイスのワイヤ、ノード、 PIP などの

配線リソースにマップされ、 BEL ピンを介して BE:L へ、サイトピンを介してサイトへと接続されます。特定の

ネットまたはデザイン内のネットに関連付けられたクロック、ピン、 BEL、 BEL_PIN、 SITE、 SITE_PIN、 TILE、NODE、 PIP、 WIRE は、次を使用すると取得できます。

get_bel_pins -of [get_nets ddr4_sdram_adr[0]]

プロパティネットオブジェクトの特定のプロパティは、そのオブジェクトの示すネットのタイプによって異なります。次の表

には、 Vivado Design Suite でネットオブジェクトに割り当てられたプロパティの一部をその値の例と共にリストして

います。

Property Type Read-only Visible ValueAREA_GROUP string true true BEL string true true BLKNM string true true BUFFER_TYPE enum false true BUFG enum true true BUS_NAME string true true DataIn_pad_0_iBUS_START int true true 7BUS_STOP int true true 0BUS_WIDTH int true true 8CLASS string true true netCLOCK_BUFFER_TYPE enum false true CLOCK_DEDICATED_ROUTE enum false true CLOCK_REGION_ASSIGNMENT string false true CLOCK_ROOT string* false true COLLAPSE bool true true COOL_CLK bool true true DATA_GATE bool true true DCI_VALUE int false true DIFF_TERM bool false true DIRECT_ENABLE bool false true DIRECT_RESET bool false true DONT_TOUCH bool false true DRIVE int true false DRIVER_COUNT int true true 1ESSENTIAL_CLASSIFICATION_VALUE int false true FILE_NAME string true true FIXED_ROUTE string false true FLAT_PIN_COUNT int true true 1FLOAT bool true true GATED_CLOCK bool false true HBLKNM string true true





HD.NO_ROUTE_CONTAINMENT bool false true HIERARCHICALNAME string true false top.DataIn_pad_0_i[0]HU_SET string true false IBUF_DELAY_VALUE double true true IBUF_LOW_PWR bool false true IFD_DELAY_VALUE double true true IN_TERM enum true true IOB enum false true IOBDELAY enum false true IOSTANDARD string true false LVCMOS18IO_BUFFER_TYPE enum false true IS_CONTAIN_ROUTING bool true true 0IS_INTERNAL bool true true 0IS_REUSED bool true true 0IS_ROUTE_FIXED bool false true 0KEEP bool true true KEEPER bool true true LINE_NUMBER int true true LOC string true true MARK_DEBUG bool false true 0MAXDELAY double true true MAXSKEW double true true MAX_FANOUT string false true METHODOLOGY_DRC_VIOS string false true MULTI_CLOCK_ROOT string* false true NAME string true true DataIn_pad_0_i[0]NODELAY bool true true NOREDUCE bool true true OUT_TERM enum true true PARENT string true true DataIn_pad_0_i[0]PARENT_CELL string true true PIN_COUNT int true true 1PULLDOWN bool true true PULLUP bool true true PWR_MODE enum true true RAM_STYLE enum false true REUSE_STATUS enum true true RLOC string true true RLOC_ORIGIN string true false RLOC_RANGE string true false ROM_STYLE enum false true ROUTE string false true ROUTE_STATUS enum true true INTRASITERPM_GRID enum true true RTL_KEEP string true false RTL_MAX_FANOUT string true false S bool true true SCHMITT_TRIGGER bool true true SLEW string true true SUSPEND string true true TYPE enum true true SIGNALUSELOWSKEWLINES bool true true USE_DSP48 enum false true U_SET string true false WEIGHT int false true WIREAND bool true true XBLKNM string true true XLNX_LINE_COL int false false XLNX_LINE_FILE long false false





_HAVE_MD_DT bool true false async_reg string false true

ネットオブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェル


report_property -all [lindex [get_nets] 0]





NODE

説明

NODE は、ザイリンクスパーツで接続または NET を配線するために使用するデバイスオブジェクトです。これは WIRE の集合体で、物理的にも電気的にも相互接続されている複数のタイルにまたがっています。 NODE は 1 つの SITE_PIN に接続したり、またはどのピンにも接続しないでおくことができます。単に NET を SITE に配線したり、

SITE をまたがって配線するためだけに使用します。 NODE は任意数の PIP に接続でき、また電源/グランドで駆動す

ることも可能です。

関連オブジェクト 108 ページの図 2-30 にあるように、 NODE オブジェクトは SLR、 TILE、 NET、 SITE_PIN、 WIRE、 PIP、およびほか

の NODE に関連付けられます。次の Tcl コマンドで、 NODE をクエリできます。

get_nodes -of_objects [get_nets cpuClk]


図 2-30: NODE オブジェクト

Net

Pin

Port

Clock

Cell

Bel

Site/CLB

Clock Region

Package Pin

Bel Pin

Site Pin

Site Pip

I/O Standard

/O Bank

Wire

Node

Pip

Tile

Timing Path

SLR

X14874-081315





また、 SLR、および NODE のある TILE、または特定 NODE が関連付けられている PIP、 SITE_PINS、SPEED_MODEL、 WIRE をクエリすることもできます。

get_slrs -of_objects [get_nodes LIOB33_SING_X0Y199/IOB_T_OUT0]

プロパティ

次のようなコマンドを使用して、 NODE オブジェクトのプロパティをレポートできます。

report_property -all [lindex [get_nodes -filter {IS_COMPLETE}] 0]

ヒント : デバイス上の NODE の数は非常に多いため、検索結果を絞り込むための -of_objects や -filters を使

用して、 get_nodes Tcl コマンドを実行するようにしてください。

プロパティには次のようなものがあります (例として値も表示されています)。

Property Type Read-only ValueCLASS string true nodeCOST_CODE int true 14COST_CODE_NAME enum true OUTBOUNDIS_BAD bool true 0IS_COMPLETE bool true 1IS_GND bool true 0IS_INPUT_PIN bool true 0IS_OUTPUT_PIN bool true 0IS_PIN bool true 0IS_VCC bool true 0NAME string true CLBLL_L_X2Y50/CLBLL_LOGIC_OUTS4NUM_WIRES int true 2PIN_WIRE int true 65535SPEED_CLASS int true 191





PACKAGE_PIN

説明 PACKAGE_PIN オブジェクトは、デザインの特定の入力または出力に関連するザイリンクスデバイスパッケージの

物理的なピンを示します。 PACKAGE_PIN への I/O ポートの割り当てについては、『Vivado Design Suite ユーザーガイ

ド : I/O およびクロックプランニング』 (UG899) [参照 17] を参照してください。

PACKAGE_PIN オブジェクトは、「PACKAGE_PIN」プロパティを使用して PORT オブジェクトに関連付けることがで

きます。

関連オブジェクト PACKAGE_PIN オブジェクトは、デザインネットリストの PORT オブジェクトに関連するほか、ターゲットデバイ

スの SITE、 BEL、または IO_BANK オブジェクトに関連しています。また、 PACKAGE_PIN オブジェクトは PKGPIN_BYTEGROUP および PKGPIN_NIBBLE オブジェクトにも関連しています。 PACKAGE_PIN は、次の Tcl コマンドを使用すると取得できます。

get_package_pins


図 2-31: PACKAGE_PIN オブジェクト

Pin

Port

Clock

Cell

Bel

Site/CLB

Clock Region

Package Pin

B

Site Pin

Site PipI/O Bank

Tile

Timing Path

PkgPin_ByteGroup

PkgPin_Nibble





または、関連オブジェクトを使用して取得できます。

get_package_pins -of [get_ports]

特定のパッケージピンを使用して、ポート、サイト、 SLR、 IO_BANK、 IO_STANDARD、 PKGPIN_BYTEGROUP、PKGPIN_NIBBLE を取得することもできます。

get_port -of [get_package_pins AG17]

ヒント : この場合、ポートは「PACKAGE_PIN」プロパティでも見つけることができます。

get_ports -filter {PACKAGE_PIN==AG17}

プロパティ次は、 package_pin オブジェクトで検出されたプロパティとその値の例を示しています。

Property Type Read-only Visible ValueBANK string true true 44BUFIO_2_REGION string true true BLCLASS string true true package_pinDIFF_PAIR_PIN string true true AE21IS_BONDED bool true true 1IS_DIFFERENTIAL bool true true 1IS_GENERAL_PURPOSE bool true true 1IS_GLOBAL_CLK bool true true 0IS_LOW_CAP bool true true 0IS_MASTER bool true true 1IS_VREF bool true true 0IS_VRN bool true true 0IS_VRP bool true true 0MAX_DELAY int true true 72405MIN_DELAY int true true 71685NAME string true true AD21PIN_FUNC enum true true IO_L1P_T0L_N0_DBC_44PIN_FUNC_COUNT int true true 1

package_pin オブジェクトのプロパティは、次のコマンドを使用すると確認できます。

report_property -all [lindex [get_package_pins] 0]





PIN

説明

PIN はプリミティブまたは階層セルの論理的な接続点です。セルの内容はピンを介して抽出でき、ロジックは簡単

に使用できるように簡易化されます。また、ピンは接続を 1 つ含むスカラーとして、または複数の信号をまとめる

バスピンとして定義できます。


ピンはセルに接続されます。またネットによりほかのセルのピンに接続できます。また、セルのピンは BEL オブ

ジェクトの BEL ピンに関連付けられ、セルがマップされているサイトのサイトピンにも関連付けられています。ク

ロックドメインの一部としてピンはクロックに関連付けられており、パスの始点、終点、中間点として定義されて

いる場合はタイミングパスの一部になります。

また、デザインに関する問題をすばやく見つけて解決できるように、 DRC 違反にピンを関連付けることもできます。


図 2-32: PIN オブジェクト

Net

Pin

Port

Clock

Cell

Bel

Site

Clock Region

Package Pin

Bel Pin

Site Pin

Wire

NodeTiming Path





プロパティ

PIN オブジェクトには、クロックおよびコントロールピンのピンタイプを定義するプロパティのコレクションが含

まれます。これらの属性を使用すると、 Tcl スクリプトを記述したり、 PIN オブジェクトを使用する際にタイプ別に

ピンのリストをフィルターできます。次の表は、プロパティをリストしたものです。

ピンタイプを定義するこれらのプロパティ以外にも、 PIN オブジェクトのさまざまなプロパティに次が含まれます。

Property Type Read-only Visible ValueBEL string false true BUS_DIRECTION enum true true BUS_NAME string true true BUS_START int true true BUS_STOP int true true BUS_WIDTH int true true CLASS string true true pinCLOCK_DEDICATED_ROUTE enum false true DCI_VALUE int false true DIRECTION enum true true INESSENTIAL_CLASSIFICATION_VALUE int false true FB_ACTIVE bool false true HD.ASSIGNED_PPLOCS string* true true HD.CLK_SRC string false true HD.LOC_FIXED bool false false 0HD.PARTPIN_LOCS string* false true HD.PARTPIN_RANGE string* false true HD.PARTPIN_TIEOFF bool false true HD.TANDEM int false true HIERARCHICALNAME string true false top.cpuEngine.dwb_biu.\retry_cntr_reg[0] .CHOLD_DETOUR int false true HOLD_SLACK double true true needs timing update***

表 2-2:

プロパティ名クロックとの関係説明例

IS_CLEAR 非同期ブロック出力を 0 ステートに指定。 FDCE の CLR ピン

IS_CLOCK 基準

ピンにはほかのピンとの間にセットアップ/ホール

ドまたはリカバリ / リムーバル関係があり、その関

係では基準ピンとして動作。

FDRE の C ピン

IS_ENABLE 同期ブロックのデータキャプチャを許可または抑制す

る制御。FDRE の CE ピン

IS_PRESET 非同期ブロック出力を 1 ステートに指定。 FDPE の PRE ピン

IS_RESET 同期ブロック出力を次のクロックで 0 ステートに変

更。FDRE の R ピン

IS_SET 同期ブロック出力を次のクロックで 1 ステートに変

更。FDSE の S ピン

IS_SETRESET プログラマブル

プログラマブル同期または非同期セット / リセッ

ト。ピンのビヘイビアーはブロックの属性で制

御。

RAMB36E2 の RSTRAMB ピン

IS_WRITE_ENABLE 同期メモリブロックで書き込み動作を許可または抑制

するピンイネーブル。

RAMB36E2 の WES ピン





IS_CLEAR bool true true 0IS_CLOCK bool true true 1IS_CONNECTED bool true true 1IS_ENABLE bool true true 0IS_INVERTED bool false true 0IS_LEAF bool true true 1IS_ORIG_PIN bool true true 0IS_PRESET bool true true 0IS_RESET bool true true 0IS_REUSED bool true true 0IS_SET bool true true 0IS_SETRESET bool true true 0IS_WRITE_ENABLE bool true true 0LOGIC_VALUE string true true unknownMARK_DEBUG bool false true NAME string true true cpuEngine/dwb_biu/retry_cntr_reg[0]/CORIG_PIN_NAME string true true PARENT_CELL cell true true cpuEngine/dwb_biu/retry_cntr_reg[0]REF_NAME string true true FDCEREF_PIN_NAME string true true CSETUP_SLACK double true true needs timing update***TARGET_SITE_PINS string* false true XLNX_LINE_COL int false false XLNX_LINE_FILE long false false

ピンのプロパティは、次のコマンドを使用すると確認できます。

report_property -all [lindex [get_pins] 0]





PIP または SITE_PIP

説明

PIP は、ザイリンクスパーツで接続または NET を配線するために使用するデバイスオブジェクトです。 PIP は ARC とも呼ばれますが、ある WIRE を別の WIRE に接続するためにプログラムすることができる接続マルチプレクサー

のことを言います。つまり、 NODE を接続して、デザインの特定 NET に必要な配線を作成します。

配線 BEL としても知られる SITE_PIP は、 SITE 内にある接続マルチプレクサーで、 BEL_PIN を別の BEL_PIN に、ま

たは SITE 内の SITE_PIN に接続できます。


図 2-33: PIP オブジェクト

Net

Pin

Port

Clock

Cell

Bel

Site/CLB

Clock Region

Package Pin

Bel Pin

Site Pin

Site Pip

I/O Standard

I/O Bank

Wire

Node

Pip

Tile

Timing Path

SLR

PkgPin_ByteGroup

PkgPin_Nibble

X14877-081315





関連オブジェクト 115 ページの図 2-33 にあるように、 PIP オブジェクトは SLR、 TILE、 NODE、 NET、 WIRE に関連付けられていま

す。次の Tcl コマンドで、 PIP をクエリできます。

get_pips -of [get_nodes INT_R_X7Y47/NW6BEG1]

また、 SLR、および PIP のある TILE、または特定 PIP が関連付けられている NODE、 SPEED_MODEL、 WIRE をクエ

リすることもできます。

get_nodes -of_objects [get_pips INT_R_X7Y47/INT_R.BYP_ALT0->>BYP_BOUNCE0]

SITE_PIP は SITE に関連付けられています。

get_site_pips -of [get_sites SLICE_X8Y79]

PIP プロパティ

次のようなコマンドを使用すると、 PIP オブジェクトのプロパティをレポートできます。

report_property -all [lindex [get_pips -of [get_tiles INT_R_X7Y47]] 0]

ヒント : デバイス上の PIP の数は非常に多いため、検索結果を絞り込むための -of_objects や -filters を使用し

て、 get_pips Tcl コマンドを実行するようにしてください。


Property Type Read-only Visible ValueCAN_INVERT bool true true 0CLASS string true true pipIS_BUFFERED_2_0 bool true true 0IS_BUFFERED_2_1 bool true true 1IS_DIRECTIONAL bool true true 1IS_EXCLUDED_PIP bool true true 0IS_FIXED_INVERSION bool true true 0IS_INVERTED bool true true 0IS_PSEUDO bool true true 0IS_SITE_PIP bool true true 0IS_TEST_PIP bool true true 0NAME string true true INT_R_X7Y47/INT_R.BYP_ALT0->>BYP_BOUNCE0SPEED_INDEX int true true 2336TILE string true true INT_R_X7Y47VORPAL_ID int true false





SITE_PIP プロパティ

SITE_PIP のプロパティは、次のコマンドでレポートできます。

get_site_pips -of [get_sites SLICE_X8Y79]

SITE_PIP のプロパティには次のようなものがあります (例として値も表示されています)。

Property Type Read-only Visible ValueCLASS string true true site_pipFROM_PIN string true true A1IS_FIXED bool true true 0IS_USED bool true true 0NAME string true true SLICE_X8Y79/D6LUT:A1SITE string true true SLICE_X8Y79TO_PIN string true true O6





PKGPIN_BYTEGROUP

説明 7 シリーズデバイスでは、 I/O バンクの階層に I/O バンクとパッケージピンの 2 つのオブジェクトタイプが含まれま

す。ザイリンクス UltraScale アーキテクチャでは、 I/O バンク階層にバイトグループとニブルの 2 つが追加されてい

ます。 UltraScale デバイスでのこれらのオブジェクトの関係は、次のように定義されています。

• 52 個のピンの「IO_BANK」には、4 つの pkgpin_bytegroups (26 個のピンの小型 IO_BANK には 2 つの bytegroups) が含まれます。

• 各 pkgpin_bytegroup には 13 個のパッケージピンが含まれ、 2 個 (上部と下部) の pkgpin_nibbles が含まれます。

• 各パッケージピンニブル (pkgpin_nibble) には 6 ～ 7 本のピンが含まれ、 pkgpin_bytegroup の上位または下位ニ

ブルです。


図 2-34: PKGPIN_BYTEGROUP オブジェクト

Pin

Port

Clock

Cell

Bel

Site/CLB

Clock Region

Package Pin

Bel Pin

Site Pin

Site Pip

I/O Standard

I/O Bank

Tile

Timing Path

SLR

PkgPin_ByteGroup

PkgPin_Nibble

X14878-081315





• パッケージピン (package_pin) は、 I/O バンク (iobank)、 pkgpin_bytegroup、または pkgpin_nibble の 1 つのピンで

す。

UltraScale では、 I/O バンクに接続された bitslice ロジックが pkgpin_bytegroups と pkgpin_nibbles にまとめられます。

これらのオブジェクトを使用すると、 bitslice のグループのような I/O ピンに関連する配置が実行しやすくなります。

たとえば、バイトグループとニブルが UltraScale デバイスのメモリコントローラーの I/O ピン割り当てに使用できま

す。メモリ I/O ピングループを自動または手動で I/O バンクとバイトレーンに割り当てられるようにしたメモリバンク /バイトプランナーを使用すると、 Vivado IDE でエラボレートした RTL デザインまたは合成したデザインのいず

れかを開いて I/O プランニングをインタラクティブに実行できます。このプロセスの詳細は、『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニング』 (UG899) [参照 17] のこのセクションを参照してください。

関連オブジェクト PKGPIN_BYTEGROUP と PKGPIN_NIBBLE は前述のように、 IO_BANK、 PACKAGE_PIN、および PORT と関連して

います。また、各 PKGPIN_BYTEGROUP はザイリンクスデバイスの SITE に関連しています。関連オブジェクトの PKGPIN_BYTEGROUP は、次のような Tcl コマンドを使用すると取得できます。

get_pkgpin_bytegroups -of [get_package_pins AG17]

次を使用すると、特定の pkgpin_bytegroups に関連するパッケージピンオブジェクトも取得できます。

get_package_pins -of [get_pkgpin_bytegroups BANK45_BYTE2]

プロパティ次は、 PKGPIN_BYTEGROUP オブジェクトで検出されたプロパティとその値の例を示しています。

Property Type Read-only ValueCLASS string true pkgpin_bytegroupINDEX_IN_IOBANK int true 2IOBANK int true 45NAME string true BANK45_BYTE2

バイトグループオブジェクトのプロパティは、次のコマンドを使用すると確認できます。

report_property -all [lindex [get_pkgpin_bytegroups] 0]

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug899-vivado-io-clock-planning.pdf;a=xIOPlanningForUltraScaleMemoryIP





PKGPIN_NIBBLE

説明 PKGPIN_NIBBLE は、 PKGPIN_BYTEGROUP の一部です。このオブジェクトの詳細は、 118 ページの

「PKGPIN_BYTEGROUP」を参照してください。

関連オブジェクト PKGPIN_BYTEGROUP と PKGPIN_NIBBLE は前述のように、 IO_BANK、 PACKAGE_PIN、および PORT と関連して

います。また、各 PKGPIN_NIBBLE はザイリンクスデバイスの SITE に関連しています。関連オブジェクトの PKGPIN_NIBBLE は、次のような Tcl コマンドを使用すると取得できます。

get_pkgpin_nibbles -of [get_iobanks 45]


図 2-35: PKGPIN_NIBBLE オブジェクト

Pin

Port

Clock

Cell

Bel

Site/CLB

Clock Region

Package Pin

Bel Pin

Site Pin

Site Pip

I/O Standard

I/O Bank

Tile

Timing Path

SLR

PkgPin_ByteGroup

PkgPin_Nibble

X14880-081315





次を使用すると、特定の PKGPIN_NIBBLE に関連するパッケージピンオブジェクトも取得できます。

get_package_pins -of [get_pkgpin_nibbles BANK45_BYTE2_L]

プロパティ次は、 PKGPIN_NIBBLE オブジェクトで検出されたプロパティとその値の例を示しています。

Property Type Read-only ValueCLASS string true pkgpin_nibbleIOBANK int true 45NAME string true BANK45_BYTE2_LPKGPIN_BYTEGROUP string true BANK45_BYTE2TYPE string true L

PKGPIN_NIBBLE オブジェクトのプロパティは、次のコマンドを使用すると確認できます。

report_property -all [lindex [get_pkgpin_nibbles] 0]





PORT

説明ポートは特殊タイプの階層ピンで、階層デザインの最上位で外部との接続点となり、また階層セルのピンに内部ロ

ジックを接続するため、階層セルやブロックモジュールの内部接続点となります。また、ポートは接続を 1 つ含む

スカラーとして、または複数の信号をまとめるバスポートとして定義できます。


図 2-36: PORT オブジェクト

Net

Pin

Port

Clock

Cell

Bel

Site/CLB

Clock Region

Package Pin Site Pin

Site Pip

I/O Standard

I/O Bank

Wire

Node

Pip

Tile

Timing Path

SLR

PkgPin_ByteGroup

PkgPin_Nibble

Bel Pin

881-081315





関連オブジェクトデザインの最上位にあるポートは、デバイスパッケージの PACKAGE_PIN を介して、FPGA 外部のダイの IO_BANK に接続されます (この際、割り当てられた IOSTANDARD が使用されます)。

また、ポートはシステムまたはボードからデザインにクロック定義をマップすることができ、 set_input_delay または set_output_delay 制約を使用して外部システムレベルパス遅延に割り当てる必要があります。これら制

約の詳細は、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 19] を参照してください。

次のような Tcl コマンドを使用すると、特定のパッケージピン、 IO バンク、 I/O 規格、サイト、セル、ネット、ク

ロック、タイミングパス、 DRC 違反に割り当てられたポートを取得できます。

get_ports -of [get_clocks]

デザイン内では、階層ネットリストを構築するために、ポートはネットを介してセルに接続されます。次のコマン

ド形式を使用すると、ネット、タイミングパス、サイト、 I/O バンク、 I/O 規格、パッケージピン、パッケージピングループ、パッケージピンニブルなどのポートに関連するオブジェクトが取得できます。

get_package_pins -of [all_inputs]

プロパティ次は、ポートオブジェクトで検出されたプロパティとその値の例を示しています。

Property Type Read-only Visible ValueBOARD_PART_PIN string false true BOARD_PIN string false false BUFFER_TYPE enum false true BUS_DIRECTION enum true true BUS_NAME string true true BUS_START int true true BUS_STOP int true true BUS_WIDTH int true true CLASS string true true portCLOCK_BUFFER_TYPE enum false true DIFFTERMTYPE bool false false 0DIFF_PAIR_PORT string true true DIFF_PAIR_TYPE enum true true DIFF_TERM bool false true 0DIRECTION enum false true INDQS_BIAS enum false true DRIVE enum false true 12DRIVE_STRENGTH enum false false 12ESSENTIAL_CLASSIFICATION_VALUE int false true HD.ASSIGNED_PPLOCS string* true true HD.CLK_SRC string false true HD.LOC_FIXED bool false false 0HD.PARTPIN_LOCS string* false true HD.PARTPIN_RANGE string* false true HD.PARTPIN_TIEOFF bool false true HOLD_SLACK double true true needs timing update***IBUF_LOW_PWR bool false true 0INTERFACE string false true INTERMTYPE enum false false NONEIN_TERM enum false true NONEIOB enum false true





IOBANK int true true 33IOSTANDARD enum false true LVCMOS18IOSTD enum false false LVCMOS18IO_BUFFER_TYPE enum false true IS_BEL_FIXED bool false false 1IS_FIXED bool false false 1IS_GT_TERM bool true true 0IS_LOC_FIXED bool false true 1IS_REUSED bool true true KEEP string false true KEEPER bool false false 0LOAD double false true LOC site false true IOB_X1Y43LOGIC_VALUE string true true unknownNAME string false true resetOFFCHIP_TERM string false true NONEOUT_TERM enum false true PACKAGE_PIN package_pin false true W9PIN_TYPE enum true false PIO_DIRECTION enum false true PULLDOWN bool false false 0PULLTYPE string false true PULLUP bool false false 0SETUP_SLACK double true true needs timing update***SITE site false false IOB_X1Y43SLEW enum false true SLEWTYPE enum false false SLEW_ADV enum false false UNCONNECTED bool true true 0USE_INTERNAL_VREF enum false true VCCAUX_IO enum false true XLNX_LINE_COL int false false XLNX_LINE_FILE long false false X_INTERFACE_INFO string false true

ポートのプロパティは、次のコマンドを使用すると確認できます。

report_property -all [lindex [get_ports] 0]





SITE

説明

SITE は、ターゲットのザイリンクス FPGA で使用可能なさまざまなタイプのロジックリソースの 1 つを表すデバイ

スオブジェクトで、

ルックアップテーブル (LUT)、フリップフロップ、マルチプレクサー、キャリーロジックリソースなどの基本エレ

メント (BEL) の集合体である SLICE/CLB が含まれており、高速な加算、減算、比較演算をインプリメントするため

に使用されます。 SLICE/CLB には、幅の大きなマルチプレクサーと、スライスからスライスを垂直方向に結ぶ専用

キャリーチェーンが含まれます。


図 2-37: SITE オブジェクト

Net

Pin

Port

Clock

Cell

Bel

Site/CLB

Clock Region

Package Pin Site Pin

Site Pip

I/O Standard

I/O Bank

Wire

Node

Pip

Tile

Timing Path

SLR

PkgPin_ByteGroup

PkgPin_Nibble

Bel Pin

X14882-081315





デバイスには、次の 2 種類のタイプがあります。

• SLICEM は分散 RAM としてコンフィギュレーション可能です。分散メモリは一部の LUT のコンフィギュレー

ション機能で、小型の 64 ビットメモリとして動作します。

• SLICEL LUT はロジックとしてのみ機能し、メモリとしては機能しません。

2 つのスライスが 7 シリーズ FPGA のコンフィギャラブルロジックブロック (CLB) にまとめられ、 2 つの CLB がデ

バイスの 1 つの TILE オブジェクトにまとめられます。 UltraScale アークテクチャでは、 CLB に 1 つの SLICE が含ま

れます。詳細は、『7 シリーズ FPGA コンフィギャラブルロジックブロックユーザーガイド』 (UG474) [参照 4] また

は『UltraScale アーキテクチャコンフィギャラブルロジックブロックユーザーガイド』 (UG574) [参照 10] を参照し

てください。

SITE には、ブロック RAM、 DSP、 I/O ブロック、クロックリソース、 GT ブロックなどさまざまなデバイスリソー

スも含まれています。

デバイスリソースを利用するには、 Vivado 合成を使用して HDL ソースから推論したり、 FPGA ライブラリからプリ

ミティブやマクロをインスタンシエートしたり、 Vivado IP カタログから IP コアを使用します。『Vivado Design Suite 7 シリーズ FPGA および Zynq-7000 SoC ライブラリガイド』 (UG953) [参照 25] および『UltraScale アーキテクチャライブラリガイド』 (UG974) [参照 26] には、インスタンシエート可能なプリミティブのリストがあります。

使用可能な SITE タイプは、使用されるザイリンクスデバイスによって変わります。 SITE タイプには、次が含まれ

ているものがあります。

AMS_ADC AMS_DAC BSCAN BSCAN_JTAG_MONE2 BUFG BUFGCTRL BUFG_LB BUFHCE BUFIO BUFMRCE BUFR CAPTURE DCIRESET DNA_PORT DRP_AMS_ADC DRP_AMS_DAC DSP48E1 EFUSE_USR FIFO18E1 FIFO36E1 FRAME_ECC GLOBALSIG GTHE2_CHANNEL GTHE2_COMMON GTPE2_CHANNEL GTPE2_COMMON GTXE2_CHANNEL GTXE2_COMMON GTZE2_OCTAL IBUFDS_GTE2 ICAP IDELAYCTRL IDELAYE2 IDELAYE2_FINEDELAY ILOGICE2 ILOGICE3 IN_FIFO IOB IOB18 IOB18M IOB18S IOB33 IOB33M IOB33S IOBM IOBS IPAD ISERDESE2 KEY_CLEAR MMCME2_ADV ODELAYE2 ODELAYE2_FINEDELAY OLOGICE2 OLOGICE3 OPAD OSERDESE2 OUT_FIFO PCIE_2_1 PCIE_3_0 PHASER_IN PHASER_IN_ADV PHASER_IN_PHY





PHASER_OUT PHASER_OUT_ADV PHASER_OUT_PHY PHASER_REF PHY_CONTROL PLLE2_ADV PMV2 RAMB18E1 RAMB36E1 RAMBFIFO36E1 SLICEL SLICEM STARTUP TIEOFF USR_ACCESS XADC


125 ページの図 2-37 にあるように、サイトはさまざまなネットリストおよびデバイスオブジェクトに関連付けられ

ています。フリップフロップおよびラッチなどの最下位セルは、 BEL にマップされてその BEL が SLICEL や SLICEM などのサイトにマップされるか、 BRAM や DSP などのサイトに直接マップされます。 BEL およびサイトは

タイルにまとめられ、デバイスのクロック領域および SLR に割り当てられます。ポート、ピン、 I/O バンク、パッ

ケージピンは I/O ブロック (IOB) に関連していますが、この IOB もサイトです。さらに、サイトにはピンまたは SITE_PIN があり、これらは NODE、 PIP、 PIN、および NET にマップされます。これらのオブジェクトに関連する

サイトは、次のように取得できます。

get_sites -of [get_cells -hier microblaze_0]

サイトは、 ELL、 PORT、 BEL、 BEL_PIN、 CLOCK_REGION、 SITE_PIN、 SLR、 TILE、 IO_BANK、

IO_STANDARD、 PACKAGE_PIN、 PKGPIN_BYTEGROUP、 PKGPIN_NIBBLE、 PIP、および SITE_PIP などの関連オ

ブジェクトを取得するためにも使用できます。次に例を示します。

get_clock_regions -of [get_sites DSP48E2_X2Y119]

プロパティ

ザイリンクス FPGA には 80 種類を越えるサイトがありますが、すべて次のプロパティを共有しています。次に値の

例を示します。

Property Type Read-only Visible ValueALTERNATE_SITE_TYPES string true true IOB33S IOB33M CLASS string true true siteCLOCK_REGION string true true X0Y6IS_BONDED bool true true 1IS_CLOCK_BUFFER bool true true 0IS_CLOCK_PAD bool true true 0IS_GLOBAL_CLOCK_BUFFER bool true true 0IS_GLOBAL_CLOCK_PAD bool true true 0IS_PAD bool true true 1IS_REGIONAL_CLOCK_BUFFER bool true true 0IS_REGIONAL_CLOCK_PAD bool true true 0IS_RESERVED bool true true 0IS_TEST bool true true 0IS_USED bool true true 0MANUAL_ROUTING string false true NAME string true true IOB_X0Y349NUM_ARCS int true true 9NUM_BELS int true true 7NUM_INPUTS int true true 12NUM_OUTPUTS int true true 5NUM_PINS int true true 17PRIMITIVE_COUNT int true true 0





PROHIBIT bool false true 0PROHIBIT_FROM_PERSIST bool true true 0RPM_X int true true 1RPM_Y int true true 698SITE_PIPS string false true SITE_TYPE enum true true IOB33

サイトオブジェクトに割り当てられているプロパティはどのサイトタイプでも同じです。上記にリストされている SITE_TYPE のプロパティを確認するには、 report_property コマンドを使用します。

report_property -all [lindex [get_sites -filter {SITE_TYPE == <SITE_TYPE>}] 0]

<SITE_TYPE> にはリストされているサイトタイプの 1 つが入ります。次に例を示します。

report_property -all [lindex [get_sites -filter {SITE_TYPE == DSP48E1}] 0]report_property -all [lindex [get_sites -filter {SITE_TYPE == RAMB36E1}] 0]report_property -all [lindex [get_sites -filter {SITE_TYPE == IBUFDS_GTE2}] 0]





SLR

説明 SLR (Super Logic Region) は、スタックドシリコンインターコネクト (SSI) デバイスに含まれる 1 つの FPGA ダイスライスです。スタックドシリコンインターコネクト (SSI) テクノロジでは、パッシブシリコンインターポーザーを

マイクロバンプと Si 貫通電極 (TSV) と一緒に使用することで、 SLR (Super Logic Region) と呼ばれる複数の FPGA ダイスライスが 1 つのパッケージにまとめられます。

各 SLR には、ほとんどのザイリンクス FPGA デバイスに使用される能動回路が含まれ、シリコンインターポーザー

の SLL (Super Long Lines) を介して接続されます。 SSI コンポーネントの詳細は、『UltraFast 設計手法ガイド (Vivado Design Suite 用)』 (UG949) [参照 24] のこのセクションを参照してください。

関連オブジェクト SLR (Super Logic Region) は、ザイリンクス FPGA アーキテクチャまたはデバイスのダイスライスで、 129 ページの

図 2-38 に示すように、各 SLR にはクロック領域、タイル、サイト、サイトピン、 BEL、 BEL ピン、ノード、 PIP、


図 2-38: SLR オブジェクト

Net

Pin

Port

Clock

Cell

Bel

Site/CLB

Clock Region

Package Pin

Bel Pin

Site Pin

I/O Standard

I/O Bank

Wire

Node

Pip

Tile

Timing Path

SLR

Site Pip

X14884-081315

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug949-vivado-design-methodology.pdf;a=xSSIComponents





セル、ピン、 I/O バンク、およびパッケージピンが含まれます。 SLR とこれらのさまざまなタイプのオブジェクトの

関連については、次のような Tcl コマンドを使用するとわかります。次のコマンドは、指定したセルが割り当てられ

ている SLR を返します。

get_slrs -of [get_cells DataIn_pad_0_i_IBUF[3]_inst]

SLR に関連するクロック領域、タイル、サイト、または BEL も検索できます。次の Tcl コマンドを使用すると、特

定の SLR に関連するクロック領域の I/O バンクが取得できます。

get_iobanks -of [get_clock_regions -of [get_slrs SLR3]]

プロパティ

report_property コマンドを使用すると、 SLR のプロパティをレポートできます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。次は SLR オブジェクトのプロパティとそ

の値の例です。

Property Type Read-only Visible ValueARCH string true true virtex7CHIP_TYPE string true true xc7vx1140t 0CLASS string true true slrCONFIG_ORDER_INDEX int true true 0IS_FABRIC bool true true 1IS_MASTER bool true true 1LOWER_RIGHT_CORNER int true true (0,157)LOWER_RIGHT_X int true true 0LOWER_RIGHT_Y int true true 157MAX_SITE_INDEX int true true 278381MAX_TILE_INDEX int true true 266114MIN_SITE_INDEX int true true 185588MIN_TILE_INDEX int true true 177410NAME string true true SLR1NUM_CHANNELS int true true 220NUM_SITES int true true 92794NUM_SLLS int true true 10780NUM_TILES int true true 23169NUM_TOP_CLOCK_CONNECTIONS int true true 32NUM_TOP_DATA_CONNECTIONS int true true 10780SLR_INDEX int true true 1UPPER_LEFT_CORNER int true true (564,313)UPPER_LEFT_X int true true 564UPPER_LEFT_Y int true true 313

特定の SLR のプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。

report_property -all [get_slrs <name>]

<name> は、レポートする SLR の名前です。





TILE

説明

TILE は、「SITE」オブジェクトを 1 つまたは複数含むデバイスオブジェクトです。プログラマブルロジック TILE には、 SLICE/CLB、 BRAM、 I/O ブロック、クロックリソース、 GT ブロックなどさまざまなオブジェクトが含まれま

す。構造的には、各タイルには多くの入力および出力と、タイルの入力と出力を別のタイルに接続するプログラマ

ブルインターコネクトが含まれます。

TILE のタイプは、使用されるザイリンクスデバイスによって異なります。使用可能な TILE_TYPE は次のとおりで

す。

AMS_ADC_TOP AMS_BRAM AMS_CLB_INTF_IOB AMS_CLK AMS_CMT AMS_DAC_TOP AMS_DRP_ADC_TOP AMS_DRP_DAC_TOP AMS_DSP AMS_INT AMS_INT_L AMS_INT_R AMS_IOI AMS_VBRK_INTF BRAM_INT_INTERFACE_L BRAM_INT_INTERFACE_R BRAM_L BRAM_R BRKH_BRAM BRKH_B_TERM_INT BRKH_CLB BRKH_CLK BRKH_CMT BRKH_DSP_L BRKH_DSP_R BRKH_GTX BRKH_INT BRKH_TERM_INT B_TERM_INT B_TERM_INT_SLV


図 2-39: TILE オブジェクト

Cell

Bel

Site

Clock Region

e

Bel Pin

Site Pin

Site Pip

rd

k

Wire

Node

Pip

Tile

Timing Path

SLR

X14885-081315





CFG_CENTER_BOT CFG_CENTER_MID CFG_CENTER_MID_SLAVE CFG_CENTER_TOP CFG_CENTER_TOP_SLAVE CLBLL_L CLBLL_R CLBLM_L CLBLM_R CLK_BALI_REBUF CLK_BALI_REBUF_GTZ_BOT CLK_BALI_REBUF_GTZ_TOP CLK_BUFG_BOT_R CLK_BUFG_REBUF CLK_BUFG_TOP_R CLK_FEED CLK_HROW_BOT_R CLK_HROW_TOP_R CLK_MTBF2 CLK_PMV CLK_PMV2 CLK_PMV2_SVT CLK_PMVIOB CLK_TERM CMT_FIFO_L CMT_FIFO_R CMT_PMV CMT_PMV_L CMT_TOP_L_LOWER_B CMT_TOP_L_LOWER_T CMT_TOP_L_UPPER_B CMT_TOP_L_UPPER_T CMT_TOP_R_LOWER_B CMT_TOP_R_LOWER_T CMT_TOP_R_UPPER_B CMT_TOP_R_UPPER_T DSP_L DSP_R GTH_CHANNEL_0 GTH_CHANNEL_1 GTH_CHANNEL_2 GTH_CHANNEL_3 GTH_COMMON GTH_INT_INTERFACE GTH_INT_INTERFACE_L GTX_CHANNEL_0 GTX_CHANNEL_1 GTX_CHANNEL_2 GTX_CHANNEL_3 GTX_COMMON GTX_INT_INTERFACE GTX_INT_INTERFACE_L GTZ_BOT GTZ_BRAM GTZ_CLB_INTF_IOB GTZ_CLK GTZ_CLK_B GTZ_CMT GTZ_DSP GTZ_INT GTZ_INT_L GTZ_INT_LB GTZ_INT_R GTZ_INT_RB GTZ_IOI GTZ_TOP GTZ_VBRK_INTF HCLK_BRAM HCLK_CLB HCLK_CMT HCLK_CMT_L HCLK_DSP_L HCLK_DSP_R HCLK_FEEDTHRU_1 HCLK_FEEDTHRU_2 HCLK_FIFO_L HCLK_GTX HCLK_INT_INTERFACE HCLK_IOB HCLK_IOI HCLK_IOI3 HCLK_L HCLK_L_BOT_UTURN HCLK_L_SLV HCLK_L_TOP_UTURN HCLK_R HCLK_R_BOT_UTURN HCLK_R_SLV HCLK_R_TOP_UTURN HCLK_TERM HCLK_TERM_GTX HCLK_VBRK HCLK_VFRAME INT_FEEDTHRU_1 INT_FEEDTHRU_2 INT_INTERFACE_L INT_INTERFACE_R INT_L INT_L_SLV INT_L_SLV_FLY INT_R INT_R_SLV INT_R_SLV_FLY IO_INT_INTERFACE_L IO_INT_INTERFACE_R LIOB18 LIOB18_SING LIOB33 LIOB33_SING LIOI LIOI3 LIOI3_SING LIOI3_TBYTESRC LIOI3_TBYTETERM LIOI_SING LIOI_TBYTESRC LIOI_TBYTETERM L_TERM_INT L_TERM_INT_BRAM MONITOR_BOT MONITOR_BOT_SLAVE MONITOR_MID MONITOR_TOP NULL PCIE3_BOT_RIGHT PCIE3_INT_INTERFACE_L PCIE3_INT_INTERFACE_R PCIE3_RIGHT PCIE3_TOP_RIGHT PCIE_BOT PCIE_BOT_LEFT PCIE_INT_INTERFACE_L PCIE_INT_INTERFACE_LEFT_L PCIE_INT_INTERFACE_R PCIE_NULL PCIE_TOP PCIE_TOP_LEFT RIOB18 RIOB18_SING RIOI RIOI_SING RIOI_TBYTESRC RIOI_TBYTETERM R_TERM_INT R_TERM_INT_GTX TERM_CMT T_TERM_INT T_TERM_INT_SLV VBRK VBRK_EXT





VFRAME

関連オブジェクト TILE オブジェクトは SLR、 CLOCK_REGION、 SITE、 SITE_PIN、 BEL および BEL_PIN デバイスリソース、 NODE、WIRE、 PIP 配線リソース、および NET ネットリストオブジェクトに関連しています。

たとえば、次のコマンドを使用すると、関連するオブジェクトの TILE を取得でき、タイルを通る指定したネットが

表示されます。

get_tiles -of_objects [get_nets wbClk]

また、 TILE に関連した、または TILE 内で見つかった SLR、 CLOCK_REGION、 NODE、 PIP、 WIRE、 SITE、 BEL、および NET オブジェクトも取得できます。

get_bels -of_objects [get_tiles -filter {TILE_TYPE == GTX_CHANNEL_1}]

プロパティ

TILE オブジェクトにはさまざまなタイプがあり、 TILE_TYPE プロパティで示されますが、すべての TILE オブジェ

クトに同じプロパティセットが含まれます。

report_property コマンドを使用すると、 TILE オブジェクトに割り当てられたプロパティをレポートできます。

詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。

次は TILE オブジェクトの CLBLL タイプに割り当てられたプロパティとその値の例です。

Property Type Read-only Visible Value CLASS string true true tile COLUMN int true true 50 DEVICE_ID int true true 0 FIRST_SITE_ID int true true 46 GRID_POINT_X int true true 50 GRID_POINT_Y int true true 1 INDEX int true true 167 INT_TILE_X int true true 17 INT_TILE_Y int true true 0 IS_CENTER_TILE bool true true 1 IS_DCM_TILE bool true true 0 IS_GT_CLOCK_SITE_TILE bool true true 0 IS_GT_SITE_TILE bool true true 0 NAME string true true CLBLL_L_X18Y199 NUM_ARCS int true true 146 NUM_SITES int true true 2 ROW int true true 1 SLR_REGION_ID int true true 0 TILE_PATTERN_IDX int true true 13 TILE_TYPE enum true true CLBLL_L TILE_TYPE_INDEX int true true 19 TILE_X int true true -16260 TILE_Y int true true 320944 TYPE string true true CLBLL_L

上記にリストされている TILE_TYPE のプロパティを確認するには、 report_property コマンドを使用します。

report_property -all [lindex [get_sites -filter {TILE_TYPE == <TILE_TYPE>}] 0]





<SITE_TYPE> にはリストされているサイトタイプの 1 つが入ります。次に例を示します。

report_property -all [lindex [get_tiles -filter {TILE_TYPE == DSP_L}] 0]report_property -all [lindex [get_tiles -filter {TILE_TYPE == BRAM_L}] 0]report_property -all [lindex [get_tiles -filter {TILE_TYPE == GTX_CHANNEL_1}] 0]





TIMING_PATH

説明 TIMING_PATH は、デザインのエレメント間の接続に基づいて定義されます。デジタルデザインでは、タイミングパスは同じクロックまたは異なる 2 つのクロックで制御される順次エレメントのペアで形成され、信号を送信また

は受信します。

典型的なタイミングパスでは、データは 1 クロック周期の間に 2 つのシーケンシャルセル間を転送されます。たと

えば、送信エッジが 0 ns 時のとき、到着エッジは 1 「CLOCK」周期後になります。

よく使用されるタイミングパスは、次のとおりです。

• 入力ポートから内部シーケンシャルセルまでのパス

• シーケンシャルセル間の内部パス

• 内部シーケンシャルセルから出力ポートまでのパス

• 内部ポートから出力ポートまでのパス

タイミングパスはそれぞれの始点、通過点、終点で定義されます。パスの始点はシーケンシャルセルのクロックピンまたはデータ入力ポートで、パスの終点はシーケンシャルセルのデータ入力ピンまたはデータ出力ポートです。

TIMING_PATH オブジェクトは、さまざまな度合いで選択または指定できます。 1 つの一意のタイミングパスは、始

点、通過点、終点の組み合わせで定義され、複数のタイミングパスは共通の始点、または共通の終点から指定でき

ます。

制約は、タイミングパスの定義に従ってタイミングパスに適用されます。制約の適用される優先順はタイミングパスにも適用され、次の順序で優先されます。

1. -from -through -to (一意のタイミングパス)

2. -from -to

3. -from -through

4. -from

5. -through -to

6. -to

7. -through (この点を通るタイミングパスすべて)

タイミングパスの詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 22] を参照してください。






TIMING_PATH オブジェクトは、 get_timing_paths コマンドで取得できます。これにより、関連する CLOCK、

PIN、 PORT、または CELL オブジェクトを使用してパスの始点、通過点、終点を特定し、タイミングを指定しでき

ます。

get_timing_paths -from fftEngine/control_reg_reg[1] -max_paths 10

また、指定したタイミングパスに関連する CELL、 NET、 PIN、または PORT オブジェクトも取得できます。

get_nets -of_objects [get_timing_paths -max_paths 10]

プロパティ

次は TIMING_PATH オブジェクトに割り当てられたプロパティとその値の例です。

Property Type Read-only Visible Value CLASS string true true timing_path CLOCK_PESSIMISM double true true -0.661 CORNER string true true Slow DATAPATH_DELAY double true true 6.934 DELAY_TYPE string true true max ENDPOINT_CLOCK clock true true cpuClk_3 ENDPOINT_CLOCK_DELAY double true true -2.149 ENDPOINT_CLOCK_EDGE double true true 20.000 ENDPOINT_PIN pin true true cpuEngine/or1200_immu_top/qmemimmu_cycstb_o_reg/D EXCEPTION string true true GROUP string true true cpuClk_3 INPUT_DELAY double true true INTER_SLR_COMPENSATION double true true LOGIC_LEVELS int true true 16 NAME string true true {usbEngine0/u4/inta_reg/C --> cpuEngine/or1200_immu_top/qmemimmu_cycstb_o_reg/D} OUTPUT_DELAY double true true REQUIREMENT double true true 10.000 SKEW double true true -0.057 SLACK double true true 2.865 STARTPOINT_CLOCK clock true true usbClk_2


図 2-40: TIMING_PATH オブジェクト

Net

Pin

Port

Clock

Cell NTiming Path

Bel Pin





STARTPOINT_CLOCK_DELAY double true true -2.754 STARTPOINT_CLOCK_EDGE double true true 10.000 STARTPOINT_PIN pin true true usbEngine0/u4/inta_reg/C UNCERTAINTY double true true 0.202 USER_UNCERTAINTY double true true

TIMING_PATH オブジェクトのプロパティは、次のコマンドを使用すると確認できます。

report_property -all [lindex [get_timing_paths] 0]





WIRE

説明

WIRE は、ザイリンクスパーツでの接続点または NET を配線するために使用するデバイスオブジェクトです。ワイ

ヤは、 1 つのタイルの中にあるインターコネクトの金属線です。ワイヤは、 PIP、電源/グランド、 SITE_PIN の間を

接続します。

ヒント : WIRE オブジェクトを、デザインの Verilog ファイルのワイヤエンティティと混同しないようにしてくださ

い。これらのワイヤは、 WIRE オブジェクトで定義されるデザインの配線リソースではなく、デザインの NET に関

連付けられていています。

関連オブジェクト 115 ページの図 2-33 にあるように、 WIRE オブジェクトは TILE、 NODE、 PIP、 NET に関連付けられています。次の Tcl コマンドで、 WIRE をクエリできます。


図 2-41: WIRE オブジェクト

Net

Pin

Port

Clock

Cell

Bel

Site/CLB

Clock Region

age

Bel Pin

Site Pin

Site Pip

ard

ank

Wire

Node

Pip

Tile

Timing Path

SLR





get_wires -of [get_tiles INT_R_X7Y47]

また、 WIRE のある TILE、または特定 WIRE が関連付けられている NODE をクエリすることもできます。

get_nodes -of_objects [get_wires INT_R_X7Y47/NW6BEG1]

プロパティ

次のようなコマンドを使用して、 WIRE オブジェクトのプロパティはレポートできます。

report_property -all [lindex [get_wires -of [get_nodes INT_R_X7Y47/NW6BEG1]] 0]

ヒント : デバイス上の WIRE の数は非常に多いため、検索結果を絞り込むための -of_objects や -filters を使用

して、 get_wires Tcl コマンドを実行するようにしてください。


Property Type Read-only Visible ValueCLASS string true true wireCOST_CODE int true true 3ID_IN_TILE_TYPE int true true 123IS_CONNECTED bool true true 1IS_INPUT_PIN bool true true 0IS_OUTPUT_PIN bool true true 0IS_PART_OF_BUS bool true true 0NAME string true true INT_R_X7Y47/NW6BEG1NUM_DOWNHILL_PIPS int true true 0NUM_INTERSECTS int true true 1NUM_PIPS int true true 20NUM_TILE_PORTS int true true 0NUM_UPHILL_PIPS int true true 20SPEED_INDEX int true true 2232TILE_NAME string true true INT_R_X7Y47TILE_PATTERN_OFFSET int true true 0




第 3 章

主なプロパティの説明

プロパティ情報

この章では、ザイリンクス Vivado® Design Suite プロパティについて説明します。各プロパティの説明には、次の情

報が含まれます。

• 主な使用方法を含むプロパティの説明。

• プロパティをサポートする UltraScale™ を含むザイリンクス FPGA アーキテクチャ (例外は注記)。

• プロパティをサポートするオブジェクトまたはデバイスリソース。

• プロパティに割り当て可能な値。

• Verilog、 VHDL、 XDC の構文。

• プロパティの影響を受けるデザインフロー段階。

• 関連プロパティへの相互参照。

重要: HDL と XDC の両方でプロパティが定義されている場合は、 XDC の方が優先され、 HDL プロパティは上書き

されます。

Vivado Design Suite でのこれらのプロパティの使用に関する詳細は、『Vivado Design Suite ユーザーガイド : 制約の使

用』 (UG903) [参照 19] を参照してください。




第 3 章: 主なプロパティの説明

ASYNC_REG重要: ASYNC_REG と IOB の両方がレジスタに割り当てられている場合、「IOB」プロパティが ASYNC_REG よりも

優先され、レジスタが SLICE/CLB ロジックではなく、 ILOGIC ブロックに配置されます。

ASYNC_REG 属性は、 Vivado ツールフローのさまざまなプロセスに影響します。 ASYNC_REG では、次が指定され

ます。

• 非同期データがソースクロックと接続される D 入力ピンでレジスタが受信できる。

• レジスタが同期チェーン内の同期レジスタである。

シミュレーション中にタイミング違反が発生すると、デフォルトではレジスタエレメントから X または未知のス

テート (1 でも 0 でもない値) が出力されます。この場合、エレメントの駆動するものすべての入力が X と表示され、

未知のステートになります。この状態のままにしておくと、デザインの大きなセクションが未知になったり、シ

ミュレータでこのステートから回復できないことがあります。 ASYNC_REG では、タイミング違反が発生しても最

後の既知の値を出力するようにレジスタが変更されます。

Vivado 合成では、 ASYNC_REG プロパティが「DONT_TOUCH」プロパティ同様に処理され、合成済みネットリスト

に含められます。これにより、合成でレジスタまたは周囲のロジックが最適化されなくなり、デザインフローの後

続ツールで ASYNC_REG プロパティが処理されます。

ASYNC_REG を指定すると、最適化、配置、配線にも影響し、メタステーブルになる可能性のある MTBF (平均故障

間隔) が改善されます。このプロパティが指定されていると、配置ツールで同期チェーンに含まれるフリップフロッ

プどうしが近くに配置され、 MTBF を最長にできます。このプロパティが指定されているレジスタが直接接続され

ている場合、互換性のある制御セットがあり、レジスタ数がスライスの使用可能なリソース数を超えないという想

定で、これらのレジスタがグループにまとめられて 1 つのスライスに配置されます。

ヒント : UltraScale デバイスの場合、 report_synchronizer_mtbf を使用すると、 ASYNC_REG で識別された同期

レジスタの MTBF (平均故障間隔) をレポートできます。


図 3-1: クロックドメインの同期

clk2

clk1

IBUF

IBUF1

I 0BUFG

BUFG1

I 0 clk C

CE

CLR

D

tc

FDCE

Q

-snd<0>

sender

-rcv0

receiver_1

sync 1

FDCE

C

CE

CLR

D

sync 0

FDCE

Q

C

CECLRD

Q I0

I1

0

_n0017_inv1

LUT2

IBUFI 0

BUFGI 0

en

clk

X14888-081315





次は、図 3-1 に示されている、フリップフロップを 2 つ使用した、または 1 段のシンクロナイザーの Verilog 例です。

これらのレジスタは、別のクロックドメインの信号に同期します。シンクロナイザー段で ASYNC_REG プロパティ

が TRUE に設定されています。

(* ASYNC_REG = "TRUE" *) reg sync_0, sync_1;always @(posedge clk) beginsync_1 <= sync_0;sync_0 <= en;...

ヒント : ASYNC_REG プロパティは、 SystemVerilog の logic 構文でも使用できます。

(* ASYNC_REG = "TRUE" *) logic sync_0, sync_1; または

(* ASYNC_REG = "TRUE" *) output logic sync_0, sync_1;

ASYNC_REG プロパティを使用すると、レジスタが互いにできるだけ近くに配置されるようにグループ化されます。

アーキテクチャサポート

すべてのアーキテクチャ。

適用可能なオブジェクト

• ソース RTL で宣言された信号

• インスタンシエートされたレジスタセル (get_cells)

° レジスタ (FD、 FDCE、 FDPE、 FDRE、 FDSE)


図 3-2: レジスタのグループ化





値

• TRUE: レジスタは同期チェーンの一部で、インプリメンテーション中も保持され、チェーンに含まれるその他

のレジスタの近くに配置されて、 MTBF レポートに使用されます。

• FALSE: レジスタは最適化で削除されるか、 SRL、 DSP、または RAMB などのブロックに吸収されます。特殊な

シミュレーション、配置、配線規則は適用されません (デフォルト )。

構文

Verilog 構文

Verilog 属性はレジスタのインスタンシエーションまたは reg 宣言の直前に配置します。

(* ASYNC_REG = "{TRUE|FALSE}" *)

Verilog の構文例

// Designates sync_regs as receiving asynchronous data(* ASYNC_REG = "TRUE" *) reg [2:0] sync_regs;

VHDL 構文

推論されたロジックに対して次のように VHDL 属性を宣言および指定します。

attribute ASYNC_REG : string;attribute ASYNC_REG of name: signal is "TRUE";

または、インスタンシエートされたロジックに対して次のように VHDL 属性を指定します。

attribute ASYNC_REG of name: label is "TRUE";

name は、次のいずれかになります。

• シンクロナイザーレジスタに推論される宣言済みの信号

• インスタンシエートされたレジスタのインスタンス名

VHDL の構文例

attribute ASYNC_REG : string;signal sync_regs : std_logic_vector(2 downto 1);-- Designates sync_regs as receiving asynchronous data attribute ASYNC_REG of sync_regs: signal is "TRUE";

XDC 構文

set_property ASYNC_REG value [get_cells <instance_name>]

説明:

• <instance_name> はレジスタセルです。

XDC の構文例

# Designates sync_regs as receiving asynchronous data





set_property ASYNC_REG TRUE [get_cells sync_regs*]

影響を受けるフローの段階

• launch_xsim

• synth_design

• place_design

• route_design

• phys_opt_design

• power_opt_design

• report_drc

• write_verilog

• write_vhdl

関連項目

238 ページの「IOB」





AUTO_INCREMENTAL_CHECKPOINTAUTO_INCREMENTAL_CHECKPOINT プロパティは、自動インクリメンタルインプリメンテーションフローをイ

ネーブルにして、現在のデザインの以前のイテレーションからの配置配線を再利用するためのブール型プロパティ

です。「INCREMENTAL_CHECKPOINT」プロパティと一緒に使用して、 Vivado ツールでインクリメンタルインプリ

メンテーションを管理します。詳細は、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 20] のこのセクションを参照してください。

ヒント : AUTO_INCREMENTAL_CHECKPOINT プロパティは Vivado ツールのプロジェクトモードでしかサポートさ

れません。非プロジェクトモードで以前の配置配線結果read_checkpoint利用するには、 read_checkpoint

-incremental コマンドを使用します。

インクリメンタルインプリメンテーションフローには、次の 3 つの設定があります。

• 現在のデザインの以前の配置配線が自動的に再利用されるようにするには、

AUTO_INCREMENTAL_CHECKPOINT プロパティをイネーブルにします。

• 指定したデザインチェックポイントの以前のインプリメンテーションからの配置配線データを手動で再利用す

る場合は、 AUTO_INCREMENTAL_CHECKPOINT プロパティをディスエーブルにして、

INCREMENTAL_CHECKPOINT プロパティを使用します。

• ディスエーブルにすると、インクリメンタルインプリメンテーションは実行されません。この場合は、

AUTO_INCREMENTAL_CHECKPOINT プロパティをディスエーブルにして、 INCREMENTAL_CHECKPOINT プロパティは指定しないようにします。




• Vivado インプリメンテーション run オブジェクト (get_runs)

値

• 1: 自動インクリメンタルインプリメンテーションデザインフローをイネーブルにします。 Vivado 配置配線

ツールで現在のデザインの以前の配置配線が再利用されるようになるので、処理時間が速まります。

• 0: 自動インクリメンタルインプリメンテーションデザインフローをディスエーブルにします。これがデフォル

ト設定です。

構文

Verilog および VHDL 構文

該当なし

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug904-vivado-implementation.pdf;a=xIncrementalCompile

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug835-vivado-tcl-commands.pdf;a=xread_checkpoint





XDC 構文

set_property AUTO_INCREMENTAL_CHECKPOINT 1 [get_runs <impl_run> \-filter {IS_IMPLEMENTATION}]

説明:

• <impl_run> は現在のデザインまたはプロジェクトのインプリメンテーション run の名前です。

ヒント : インプリメンテーション run のみが必要な場合は、 get_runs コマンドに -filter {IS_IMPLEMENTATION} オプションを使用します。

XDC の構文例

set_property AUTO_INCREMENTAL_CHECKPOINT 1 [get_runs * -filter {IS_IMPLEMENTATION}]


• インプリメンテーション

関連項目

232 ページの「INCREMENTAL_CHECKPOINT」





BELBEL は、 SLICE/CLB 内または複数のセルを含む可能性のあるサイト内の最下位セルの配置を指定します。通常「LOC」プロパティと共に使用して、レジスタまたは LUT の正確な配置を指定します。

重要: BEL プロパティまたは制約は、 LOC プロパティまたは制約より前に定義しておかないと、エラーになります。




• セル (get_cells)

° レジスタ (FD、 FDCE、 FDPE、 FDRE、 FDSE)

° LUT (LUT1、 LUT2、 LUT3、 LUT4、 LUT5、 LUT6、 LUT6_2)

° SRL (SRL16E、 SRLC32E)

° LUTRAM (RAM32X1S、 RAM64X1S)

° コンフィギュレーションコンポーネント (BSCAN、 ICAP など)

値

• BEL = <name>

BEL のロジックコンテンツによって、 BEL の名前は変わります。また、 BEL 名には BEL のサイト名を含めるこ

ともできます。たとえば、 BSCAN_X0Y0/BSCAN および SLICE_X1Y199/A5FF などが有効な BEL 名です。

構文

Verilog 構文

Verilog 属性をインスタンシエーションの直前に配置します。推論されたレジスタの SRL または LUTRAM の reg 宣言前に配置することもできます。

(* BEL = "site_name" *)






// Designates placed_reg to be placed in FF site A5FF(* BEL = "A5FF" *) reg placed_reg;VHDL Syntax

VHDL 属性は次のように宣言します。

attribute BEL : string;

インスタンシエート済みインスタンスの場合は、次のように指定します。

attribute BEL of instance_name : label is "site_name";

説明:

• instance_name は LUT、 SRL、 LUTRAM などのインスタンシエート済みレジスタのインスタンス名です。

VHDL の構文例

-- Designates instantiated register instance placed_reg to be placed in FF site A5FFattribute BEL of placed_reg : label is "A5FF";

推論済みインスタンスの場合、 VHDL 属性は次のように指定します。

attribute BEL of signal_name : signal is "site_name";

説明:

• signal_name は LUT、 SRL、 LUTRAM などの推論済みレジスタの信号名です。

VHDL の構文例

-- Designates instantiated register instance placed_reg to be placed in FF site A5FFattribute BEL of placed_reg : signal is "A5FF";

XDC 構文

set_property BEL site_name [get_cells instance_name]

説明:

• instance_name はレジスタ、 LUT、 SRL、 LUTRAM またはその他のセルインスタンスです。

XDC の構文例

# Designates placed_reg to be placed in FF site A5FFset_property BEL A5FF [get_cells placed_reg]


• デザインのフロアプラン

• place_design

関連項目

263 ページの「LOC」





BLACK_BOXBLACK_BOX 属性は、すべての階層レベルをオフにし、合成でそのモジュールまたはエンティティに対してブラッ

クボックスを作成できるようにするデバッグ用の属性です。この属性を指定すると、モジュールまたはエンティ

ティに対して有効なロジックがあったとしても、合成ツールでそのレベルに対してブラックボックスが作成されま

す。この属性はモジュール、エンティティ、コンポーネントに設定できます。

重要: この属性は合成コンパイラに影響するので、 RTL でのみ設定可能です。

ブラックボックスのコード記述の詳細は、『Vivado Design Suite ユーザーガイド : 合成』 (UG901) [参照 18] のこのセク

ションを参照してください。


• すべてのアーキテクチャ。


• ソース RTL のモジュール、エンティティ、またはコンポーネント。

値

• YES | TRUE: モジュールまたはエンティティをブラックボックスとして表示し、エラボレート済みまたは合成済

みデザインの一部として展開されないようにします。

重要: ブラックボックス機能をオフにするには、 RTL モジュールかエンティティから BLACK_BOX 属性を削除して

ください。単に属性を No または FALSE に設定しないでください。

構文

Verilog 構文

Verilog では、モジュールの BLACK_BOX 属性に値を指定する必要はありません。属性を含めることでブラックボッ

クスが定義されます。

(* black_box *) module test(in1, in2, clk, out1);

VHDL 構文

attribute black_box : string;attribute black_box of beh : architecture is "yes";

XDC 構文

該当なし

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug901-vivado-synthesis.pdf;a=xBlackBoxes

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug901-vivado-synthesis.pdf;a=xBlackBoxes






• 合成





BLOCK_SYNTHBLOCK_SYNTH プロパティを使用すると、階層モジュールのインスタンスに合成プロパティを割り当てて、グロー

バル合成をより詳細に制御できるようになります。 BLOCK_SYNTH では、同じモジュールの 2 つの異なるインスタ

ンスに異なる最適化を指定して、グローバル合成中に処理されるようにできます。

BLOCK_SYNTH をインスタンスに設定すると、そのインスタンスとその下位にあるインスタンスすべてに適用され

ます。たとえば、階層モジュール内にほかのモジュールが含まれている場合、それらのモジュールも BLOCK_SYNTH プロパティの影響を受けます。ただし、階層モジュール内のモジュールに別の BLOCK_SYNTH プロパティを割り当てて、設定を変更したり、デフォルト値に戻したりすることもできます。

IP を使用する場合、その IP をグローバル合成する際に、 BLOCK_SYNTH プロパティを使用できます。

重要: IP をアウトオブコンテキスト (OOC) 合成する場合は、 BLOCK_SYNTH プロパティは無視されます。

ブロックレベル合成ストラテジを使用すると、階層レベルごとに異なる合成オプションを使用してトップダウンフローで合成できます。制約はデザイン全体に対して指定できますが、階層モジュールの特定インスタンスに対して

独自の制約を指定することもできます。ブロックレベル合成の詳細は、『Vivado Design Suite ユーザーガイド : 合成』 (UG901) [参照 18] のこのセクションを参照してください。




• 階層モジュール (get_cells)

重要: このプロパティは、エンティティ名またはモジュール名にではなく、セルインスタンスに設定してください。

値

• BLOCK_SYNTH.<option_name>: 指定したパラメーターまたはオプションを使用してモジュールインスタンス

を合成することを指定します。指定可能なオプションのリストは、『Vivado Design Suite ユーザーガイド : 合成』 (UG901) [参照 18] を参照してください。

構文


該当なし

XDC 構文

次の構文を使用して XDC ファイルの BLOCK_SYNTH プロパティを設定します。

set_property BLOCK_SYNTH.<option_name> <value> [get_cells <instance_name>]

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug901-vivado-synthesis.pdf;a=xUsingBlockSynthesis





説明:

• <option_name>: 定義するオプションを指定します。

• <value>: オプションの値を指定します。

• <instance_name>: プロパティを適用する階層セル、ブロック、または IP のインスタンス名を指定します。

たとえば、 XDC ファイルで次を定義できます。

set_property BLOCK_SYNTH.RETIMING 1 [get_cells U1] set_property BLOCK_SYNTH.STRATEGY {AREA_OPTIMIZED} [get_cells U2] set_property BLOCK_SYNTH.STRATEGY {AREA_OPTIMIZED} [get_cells U3] set_property BLOCK_SYNTH.STRATEGY {DEFAULT} [get_cells U3/inst1]


• 合成





BUFFER_TYPE重要: このプロパティはサポートされなくなりました。「CLOCK_BUFFER_TYPE」および「IO_BUFFER_TYPE」プロ

パティに置き換えられています。





CARRY_REMAPopt_design -carry_remap オプションを使用すると、単一の CARRY* セルを LUT にリマップして、デザインの

配線結果を改善できます。 -carry_remap オプションでは、 1 段のキャリーチェーンのみが LUT に変換されます。

CARRY_REMAP プロパティを使用すると、より長いキャリーチェーンを最適化で変換されるようにできます。

CARRY_REMAP セルプロパティを使用すると、任意の長さのキャリーチェーンの変換を個別に制御できます。

CARRY_REMAP プロパティ値には、 LUT にマップするキャリーチェーンの最大長を整数で指定します。

CARRY_REMAP プロパティはチェーン内の CARRY* プリミティブに適用し、各セルの値を同じにしておかないと、

最適化で LUT に変換されません。

重要: キャリーチェーンの各セルの CARRY_REMAP 値は同じにする必要があります。「DONT_TOUCH」プロパティ

があるために、カスケード接続されたセルの 1 つでもリマップできないと、チェーン全体がリマップできません。

この場合は、警告メッセージが表示されます。

最適化の詳細は、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 20] を参照してくだ

さい。




• CARRY セル (get_cells)

値

• <VALUE>: opt_design の実行中に LUT に変換可能なキャリーチェーンの長さを整数値で指定します。

° CARRY_REMAP=0: リマップはされません。

° CARRY_REMAP=1: キャリーチェーンには含まれない単一の CARRY セルをリマップします。

° CARRY_REMAP=2: 長さ 2 またはそれ以下のキャリーチェーンをリマップします。

構文


該当なし

XDC 構文

set_property CARRY_REMAP <value> <objects>

XDC の構文例

次のコマンドを使用すると、すべての CARRY8 プリミティブに CARRY_REMAP プロパティが設定されます。

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug835-vivado-tcl-commands.pdf;a=xopt_design





set_property CARRY_REMAP 2 [get_cells -hier -filter {ref_name == CARRY8}]


• ロジック最適化 (opt_design)

関連項目

194 ページの「DONT_TOUCH」

275 ページの「LUT_REMAP」

284 ページの「MUXF_REMAP」





CASCADE_HEIGHTCASCADE_HEIGHT 属性は、ブロック RAM に配置される大型 RAM のカスケードチェーンの長さを指定します。複

数のブロック RAM で構成される RAM を記述すると、 Vivado 合成でコンフィギュレーション方法が決定されます。

通常は、ブロック RAM がカスケード接続されます。この属性は、チェーンの長さを短くしたり、長さに制限を加え

たりするのに使用できます。値を 0 または 1 に設定すると、ブロック RAM のカスケード接続がオフになります。

この属性は、 RTL ソースファイルまたは XDC ファイル内の該当する RAM に設定して、合成で処理されるようにし

ます。


UltraScale および UltraScale+ アーキテクチャ。


• RAM セル (get_cells)

値

• <VALUE>: 整数を指定します。

構文

Verilog 構文

(* cascade_height = 4 *) reg [31:0] ram [(2**15) - 1:0];

VHDL 構文

attribute cascade_height : integer;attribute cascade_height of ram : signal is 4;

XDC 構文

set_property CASCADE_HEIGHT 4 [get_cells my_RAM_reg]


• 合成





CELL_BLOAT_FACTORCELL_BLOAT_FACTOR プロパティを使用すると、ホワイトスペースを追加で指定したり、階層モジュール内のセル

間の配置距離を広げたりできます。 Vivado の配置では、モジュール内のセル間のスペースを広げて、デザインの配

線結果が改善されるようになります。

モジュールからセルの配置が近すぎて密集の原因となっている場合は、セル膨張を使用して、配置段階でホワイト

スペースが挿入されるようにします。これによりダイの指定のエリアにおけるセル集積度が下がり、密集が緩和さ

れて使用可能な配線リソースが増加します。この手法は、比較的高パフォーマンスのロジックの小さな密集したエ

リアに使用すると特に効果的です。

ヒント : モジュールのセル間に未使用のロジックがある場合、 Vivado 配置で階層モジュール内に含まれないほかのセ

ルに使用できます。

セル膨張を使用するには、階層セルに CELL_BLOAT_FACTOR プロパティを適用し、値を LOW、 MEDIUM、または HIGH に設定します。

数百個のセルのセルを含む小型のモジュールの場合は、 HIGH を設定することをお勧めします。大型のモジュールに

セル膨張を使用すると、セルの配置が離れすぎてしまう可能性があります。

重要: デバイスで使用されている配線リソースが既に多すぎる場合は、セル膨張の使用はお勧めしません。





値

• LOW | MEDIUM | HIGH: 階層モジュールのセル間の相対的なスペースを指定します。





構文


該当なし

XDC 構文

set_property CELL_BLOAT_FACTOR <value> <objects>

XDC の構文例

次のコマンドを使用すると、 cpuEngine モジュールに CELL_BLOAT_FACTOR プロパティが設定されます。

set_property CELL_BLOAT_FACTOR high [get_cells { cpuEngine }]


• 配置 (place_design)

• 配線 (route_design)





CFGBVSザイリンクスデバイスでは 3.3V、 2.5V、 1.8V、または 1.5V の I/O を使用したコンフィギュレーションインターフェ

イスがサポートされます。コンフィギュレーションインターフェイスには、バンク 0 の JTAG ピン、バンク 0 の専用

コンフィギュレーションピンが含まれるほか、特定コンフィギュレーションモードに関連したピンが 7 シリーズの

場合はバンク 14 と 15 に、 UltraScale アーキテクチャの場合はバンク 65 に含まれます。

バンク 0 で適切なコンフィギュレーションインターフェイス電圧がサポートされるように、 I/O バンク 0 を 3.3V/2.5V で操作するには VCC_0、 1.8V/1.5V で操作するには GND に、 CFGBVS (Configuration Bank Voltage Select) ピンを設定する必要があります。 CFGBVS は、 VCCO_0 と GND を参照するロジック入力ピンです。コンフィギュレー

ション中、 CFGBVS ピンが VCCO_0 電源に接続されている場合は、バンク 0 の I/O で 3.3V または 2.5V の操作がサ

ポートされ、 GND に接続されている場合は、 1.8V または 1.5V の操作がサポートされます。

CFGBVS ピンの設定によりバンク 0 の I/O 電圧サポートが常に決まります。 7 シリーズデバイスの場合はバンク 14 およびバンク 15 が、 UltraScale アーキテクチャの場合はバンク 65 が HR バンクタイプなので、 CFGBVS ピンとそれ

に該当する「CONFIG_VOLTAGE」プロパティにより、コンフィギュレーション中にサポートされる I/O 電圧が決ま

ります。

重要: 1.8V/1.5V で I/O 操作できるように CFGBVS ピンが GND に設定されている場合、ザイリンクス FPGA への損傷

を避けるため、バンク 0 への VCCO_0 電源および I/O 信号を 1.8V 以下にする必要があります。

CFGBVS (Configuration Bank Voltage Select) ピンの詳細は、『7 シリーズ FPGA コンフィギュレーションユーザーガイ

ド』 (UG470) [参照 1] または『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参照 7] を参照してください。

デザインの CONFIG_MODE 設定の互換性を確認するため、 Report DRC コマンドが CFGBVS および CONFIG_VOLTAGE をチェックします。




• デザイン (current_design)

値

• VCCO: 3.3V/2.5V 操作用に I/O バンク 0 をコンフィギュレーション。

• GND: 1.8V/1.5V 操作用に I/O バンク 0 をコンフィギュレーション。

構文


該当なし





XDC 構文

set_property CFGBVS [VCCO | GND] [current_design]

XDC の構文例

# Configure I/O Bank 0 for 3.3V/2.5V operationset_property CFGBVS VCCO [current_design]


• I/O プランニング

• DRC レポート

• write_bitstream

関連項目

174 ページの「CONFIG_MODE」

176 ページの「CONFIG_VOLTAGE」





CLOCK_BUFFER_TYPEVivado 合成では、デフォルトではクロックポートに対し入力バッファーとグローバルクロックバッファー (IBUF/BUFG) を組み合わせたものが推論されますが、「IO_BUFFER_TYPE」および CLOCK_BUFFER_TYPE プロパ

ティを共に使用して、 Vivado 合成ツールで、デフォルトバッファータイプを変更したり (IBUF/BUFR ペアや、

BUFIO クロックバッファーで入力バッファーなしに変更するなど)、これらのバッファーをまとめて削除したりでき

ます。

CLOCK_BUFFER_TYPE プロパティは、指定ネットやポートオブジェクトに対し、どのタイプのクロックバッ

ファーを推論するかを指定します。「IO_BUFFER_TYPE」プロパティは、ポートに対し、入力バッファーまたは出力

バッファーのどちらを推論するかを指定します。

ヒント : CLOCK_BUFFER_TYPE プロパティを使用する場合は、ターゲットネットに KEEP が設定されることになり

ます。これは、ネット名を保持し、 RTL 最適化中にネットが削除されないようにするためのものです。

CLOCK_BUFFER_TYPE は RTL または XDC で定義できます。

注記: MAX_FANOUT は、 CLOCK_BUFFER_TYPE の設定されているネットには設定できません。




• ポート (get_ports): CLOCK_BUFFER_TYPE を最上位クロックポートに適用し、どのタイプのクロックバッ

ファーを使用するか、またはクロックバッファーを使用しないかを設定します。

• ネット (get_nets): CLOCK_BUFFER_TYPE を最上位クロックポートに接続されている信号に適用し、どのタ

イプのクロックバッファーを使用するか、またはクロックバッファーを使用しないかを設定します。

値

• BUFG, BUFH, BUFIO, BUFMR, BUFR: クロックポートまたはネットに推論させるクロックバッファーを指定しま

す。

• NONE: クロックに対し、クロックバッファーを推論しないようにします。

注記: 「IO_BUFFER_TYPE」を NONE に指定すると、 Vivado 合成でバッファーは推論されません。





構文

Verilog 構文

(* clock_buffer_type = "none" *) input clk1;

VHDL 構文

entity test is port(in1 : std_logic_vector (8 downto 0);clk : std_logic;out1 : std_logic_vector(8 downto 0));attribute clock_buffer_type : string;attribute clock_buffer_type of clk: signal is "BUFR";end test;

XDC 構文

set_property CLOCK_BUFFER_TYPE BUFMR [get_nets <net_name>]


• 合成

• opt_design

関連項目 236 ページの「IO_BUFFER_TYPE」





CLOCK_DEDICATED_ROUTEデフォルトでは、 CLOCK_DEDICATED_ROUTE プロパティはイネーブル (TRUE) になっていて、クロックリソース

配置 DRC はエラーコンディションとみなされるようになっています。このエラーコンディションは、配線または

ビットストリーム生成の前に修正する必要があります。 CLOCK_DEDICATED_ROUTE=FALSE の場合、配置 DRC が警告レベルに下げられるので、 Vivado の配線プログラムでデバイス配線を使用して、クロック兼用 I/O (CCIO) を、

MMCM などのグローバルクロックリソースに接続できます。

注意: CLOCK_DEDICATED_ROUTE を FALSE に設定すると、クロック遅延が最適なものにならない可能性があり、

タイミング違反などの問題が発生する場合があります。

外部ユーザークロックは、クロック兼用入力 (CCIO) と呼ばれる差動クロックピンペアを介して FPGA に供給する

必要があります。これらの CCIO は、さまざまなクロック供給機能のタイミングを確約するため、内部のグローバ

ルおよびリージョナルクロックリソースへの専用、高速配線を提供します。クロック配置ルールの詳細は、『7 シリーズ FPGA クロッキングリソースユーザーガイド』 (UG472) [参照 3] または『UltraScale アーキテクチャクロッキ

ングリソースユーザーガイド』 (UG572) [参照 9] を参照してください。

通常、ターゲットの FPGA の専用クロックツリーからクロック配線を外したり、標準配線チャネルを使用すると

いった目的で、クロックコンポーネントを配置する必要が出てきたときに、 CLOCK_DEDICATED_ROUTE プロパ

ティは使用されます。専用配線が使用できない場合は、 CLOCK_DEDICATED_ROUTE を FALSE に設定すると、ク

ロックソースがロードクロックバッファーに比べて最適ではない位置に配置されているとき、クロック配置 DRC がエラーから警告になります。




• グローバルクロックバッファー (BUFG、 BUFGCE、 BUFGMUX、 BUGCTRL) の入力に直接接続されている

ネット (get_nets)。

重要: CLOCK_DEDICATED_ROUTE は、デザイン階層の最上位にあるネットセグメント、または最上位ネットに設

定する必要があります。





値

• 7 シリーズデバイス

° TRUE: デフォルトのクロック配置および配線。

° BACKBONE: クロックドライバーおよびロードが同じ CMT (クロックマネージメントタイル) 列に配置され

ている必要があります。クロック配線では、専用グローバルクロック配線リソースが使用されます。

° FALSE: クロックドライバーおよびロードをデバイスの任意の場所に配置できます。クリックネットは、

グローバルクロック配線リソースまたは標準のファブリック配線リソースを使用して配線できます。この

ため、クロックネットのタイミングおよびパフォーマンスに悪影響が出る可能性があります。

• UltraScale アーキテクチャ

° TRUE: デフォルトのクロック配置および配線。

° SAME_CMT_COLUMN (BACKBONE も使用可能): クロックドライバーおよびロードが同じ CMT (クロックマネージメントタイル) 列に配置されている必要があります。クロック配線では、専用グローバルクロック

配線リソースが使用されます。

° ANY_CMT_COLUMN: クロックドライバーおよびロードを CMT 列の任意の場所に配置でき、ネットでは専用

グローバルクロック配線リソースが使用されます。このオプションは、 7 シリーズデバイスでは使用でき

ません。

° FALSE: クロックドライバーおよびロードをデバイスの任意の場所に配置できます。クリックネットは、

グローバルクロック配線リソースまたは標準のファブリック配線リソースを使用して配線できます。この

ため、クロックネットのタイミングおよびパフォーマンスに悪影響が出る可能性があります。

構文


該当なし

XDC 構文

set_property CLOCK_DEDICATED_ROUTE [TRUE | FALSE | BACKBONE] [get_nets net_name]

説明:

• net_name は、グローバルクロックバッファーの入力に直接接続された信号名です。

XDC の構文例

# Designates clk_net to have relaxed clock placement rulesset_property CLOCK_DEDICATED_ROUTE FALSE [get_nets clk_net]


• place_design

• report_drc





関連項目 168 ページの「CLOCK_LOW_FANOUT」





CLOCK_DELAY_GROUPCLOCK_DELAY_GROUP プロパティは、同じ MMCM または PLL ソースを持つ関連クロックを設定します。これら

のクロックは、配置および配線中にグループにまとめて、クロック間のタイミングパスのクロックスキューを小さ

くする必要があります。

ヒント : CLOCK_DELAY_GROUP を使用したクロック一致は、同じ PLL/MMCM からのクロックに使用するためのも

のです。




• バランス調整する必要があるグローバルクロックバッファー (BUFG、 BUFGCE、 BUFGMUX、 BUGCTRL) の出力に接続されているクロックネット (get_nets)。

値

• <name>: 指定クロックネットの遅延に一致するよう、 Vivado 配置で使用される名前 (文字列)。

構文


該当なし

XDC 構文

set_property CLOCK_DELAY_GROUP <name> [get_nets <clk_nets>]

説明:

• <name> は、指定クロックネットに関連付けられる名前です。

• <clk_nets> は、 MMCM などの共通のセルで駆動されるグローバルクロックバッファーの出力に直接接続さ

れるクロックネットのリストです。

XDC の構文例

# Define a clock group to reduce skew between the nets. set_property CLOCK_DELAY_GROUP grp12 [get_nets {clk1_net clk2_net}


• place_design

• report_drc





関連項目 168 ページの「CLOCK_LOW_FANOUT」





CLOCK_LOW_FANOUTCLOCK_LOW_FANOUT はブール式のプロパティで、ロード数が小さく、 1 つのクロック領域に含める必要があるク

ロックに割り当てることができます。このプロパティは、グローバルクロックバッファーで駆動されるクロックネットまたはグローバルクロックバッファーで駆動されるフリップフロップのセットに割り当てます。

ヒント : グローバルクロックバッファーは、 BUFGCE、 BUFGCE_DIV、 BUFGCTRL、 BUFG_GT、 BUFG_PS、およ

びまたは BUFG_HDIO です。

グローバルクロックバッファーで駆動されるクロックネットの CLOCK_LOW_FANOUT が TRUE の場合、ロードを 1 つのクロック領域に含め、グローバルクロックリソースで駆動する必要があります。ロードは、順次クロックピンだけでなく、クロックネットワークの最下位入力ピンとしても定義できます。たとえば、 LUT ピンはロードとし

てカウントされます。ネットにロードが多すぎる場合、 Vivado ツールで警告メッセージが表示され、

CLOCK_LOW_FANOUT プロパティが無視されます。

BUFGCE グローバルクロックバッファーで駆動されるフリップフロップのセットの CLOCK_LOW_FANOUT が TRUE の場合、その BUFGCE グローバルクロックバッファーが複製され、その設定のフリップフロップのみが駆動

されます。これらのフリップフロップは単一のクロック領域に配置され、グローバルクロックリソースで起動され

ます。

CLOCK_LOW_FANOUT プロパティは、ほかのクロックまたは配置プロパティと競合する可能性があります。たと

えば、「CLOCK_DEDICATED_ROUTE」が TRUE 以外の値で同じネットに指定されている場合、

CLOCK_DEDICATED_ROUTE プロパティが優先され､「「CLOCK_DELAY_GROUP」 will take precedence over CLOCK_LOW_FANOUT if all of the members of the CLOCK_DELAY_GROUP cannot be placed in a single clock region. (CLOCK_DELAY_GROUP の対象が 1 つのクロック領域に配置できない場合は CLOCK_LOW_FANOUT よりも優先さ

れる )」という警告メッセージが表示されて､CLOCK_LOW_FANOUT が無視されます。「USER_CLOCK_ROOT」、「LOC」、および「PBLOCK」プロパティも CLOCK_LOW_FANOUT プロパティと競合する可能性があります。これ

らのどの場合でも、 CLOCK_LOW_FANOUT が無視されて警告メッセージが表示されます。




• グローバルクロックバッファーの出力に接続されていて、 1 つのクロック領域にに制約する必要があるクロッ

クネット (get_nets)。

• BUFGCE グローバルクロックバッファーの出力に接続されたフリップフロップセル (get_cells)。新しい BUFGCE グローバルクロックバッファーは、既存の BUFGCE グローバルクロックバッファーと平行して複製

され、そのロードは単一のクロック領域に制限されます。

値

• TRUE: クロックがファンアウトに小さいネットで 1 つのクロック領域に制約する必要があります。

• FALSE: クロックがファンアウトに小さい信号ではなく、 1 つのクロック領域に制約する必要がありません (デフォルト )。





構文


該当なし

XDC 構文

set_property CLOCK_LOW_FANOUT TRUE [get_nets <clk_nets>]set_property CLOCK_LOW_FANOUT TRUE [get_cells <ff_cells>]

説明:

• <clk_nets> は、 MMCM などの共通のセルで駆動されるグローバルクロックバッファーの出力に直接接続さ

れるクロックネットのリストです。

• <ff_cells> は BUFGCE グローバルクロックバッファーの出力に直接接続されるフリップフロップのリスト

です。

XDC の構文例

# Define a clock group to reduce skew between the nets. set_property CLOCK_LOW_FANOUT TRUE [get_nets -of [get_pins block/myBufg/O]]

# Define a list of Flip Flops to be driven by a separate BUFGCE and placed in a single clock regionset_property CLOCK_LOW_FANOUT TRUE [get_cells block/myStartupCircuit/startup_reg[*]]


• opt_design

• place_design

• report_drc

関連項目 163 ページの「CLOCK_DEDICATED_ROUTE」

166 ページの「CLOCK_DELAY_GROUP」


294 ページの「PBLOCK」

357 ページの「USER_CLOCK_ROOT」





CLOCK_REGIONCLOCK_REGION プロパティを使用すると、 UltraScale デバイスの特定のクロック領域にクロックバッファーを割り

当てることができます。 Vivado 配置ツールでは、このクロックバッファーがその領域内の最適なサイトに割り当て

られます。

重要: UltraScale デバイスの場合、 7 シリーズデザインのクロックプランニングの場合と異なり、クロックバッ

ファーを特定のサイトに固定しないようにしてください。その代わり、クロックバッファーを特定の CLOCK_REGION に割り当てて、 Vivado 配置ツールでクロックリソースを使用できるようにして、最適なクロック

構造を指定します。




• グローバルクロックバッファーセル (get_cells)

° BUFG セル (BUFGCE、 BUFGCTRL、 BUFG_GT、 BUFGCE_DIV)

値

• <VALUE>: セルを配置する CLOCK_REGION を指定します。 CLOCK_REGION は、 X#Y# という名前で指定する

か、 get_clock_regions Tcl コマンドで返すことにより指定します。

注記: get_clock_regions コマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。

構文


該当なし

XDC 構文

set_property CLOCK_REGION X0Y2 [get_cells <cell>]

説明:

• <cell> は、グローバルクロックバッファーのインスタンスです。

XDC の構文例

CLOCK_RERGION のユーザー割り当ては、次のように XDC で実行できます。

set_property CLOCK_REGION X4Y6 [get_cells {sys_clk_pll/inst/clkf_buf}]

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug835-vivado-tcl-commands.pdf;a=xget_clock_regions






• place_design

• report_drc

関連項目

161 ページの「CLOCK_BUFFER_TYPE」

172 ページの「CLOCK_ROOT」





CLOCK_ROOT重要: CLOCK_ROOT プロパティは、ユーザー定義可能でしたが、読み取り専用に変更になりました。ユーザー定義

できるプロパティは、 USER_CLOCK_ROOT に変更になっています。

CLOCK_ROOT は読み取り専用のプロパティで、物理デザインのグローバルクロックネットのクロックルートまた

はドライバーの現在のリソース割り当てを反映しています。 CLOCK_ROOT は、 Vivado 配置プログラムによって割

り当てられるクロックルートを反映しています。配置配線ツールでは、デザインでタイミングが最適になるように

自動的にクロックルートが割り当てられます。

CLOCK_ROOT の値は、ユーザー定義の「USER_CLOCK_ROOT」プロパティが定義されている場合は、それに一致

している必要があります。 USER_CLOCK_ROOT を使用する場合は、クロックルートを手動で割り当てることがで

きます。

ヒント : Explore 指示子を使用して Vivado 配線を実行すると、結果を改善するためにネットにクロックルートが余分

に追加される可能性があります。




• グローバルクロックバッファーの出力に直接接続されるグローバルクロックネット (get_nets)。

値

• <clock_region | pblock_name>: ターゲットパーツのクロック領域名、または現在のデザインで定義されて

いる Pblock 名を指定します。

• <object>: 1 つまたは複数のクロックネット、またはネットセグメントを指定します。

構文

該当なし


• 配置

• 配線

関連項目


170 ページの「CLOCK_REGION」





357 ページの「USER_CLOCK_ROOT」





CONFIG_MODECONFIG_MODE プロパティは、ピン割り当て、 DRC レポート、ビットストリーム生成に対し、どのデバイスコン

フィギュレーションモードを使用するかを定義します。

重要: COMPATIBLE_CONFIG_MODES プロパティは 2013. 3 リリースで中止となり、この CONFIG_MODE プロパ

ティに置き換えられています。

ザイリンクス FPGA は、特別なコンフィギュレーションピンを使用して、アプリケーション別のコンフィギュレー

ションデータまたはビットストリームを内部メモリに読み込むことによって、コンフィギュレーションされます。

コンフィギュレーションデータパスには一般的に 2 種類あります。必要なデバイスピンの数を最小限に抑えるため

に使用されるシリアルデータパス、より高速なコンフィギュレーション用のパラレルデータパスの 2 つです。

CONFIG_MODE プロパティを使用して、デザインに対しどのモードを使用するかを定義します。

デバイスコンフィギュレーションモードの詳細は、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470) [参照 1] または『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参照 7] を参

照してください。





値

ヒント : 次の値がすべて、すべてのアーキテクチャに適用されるわけではありません。詳細は、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470) [参照 1] または『UltraScale アーキテクチャコンフィギュレーショ

ンユーザーガイド』 (UG570) [参照 7] を参照してください。

• S_SERIAL

• M_SERIAL

• S_SELECTMAP

• M_SELECTMAP

• B_SCAN

• S_SELECTMAP+READBACK

• M_SELECTMAP+READBACK

• B_SCAN+READBACK

• S_SELECTMAP32

• S_SELECTMAP32+READBACK

• S_SELECTMAP16





• S_SELECTMAP16+READBACK

• SPIx1

• SPIx2

• SPIx4

• SPIx8

• BPI8

• BPI16

構文


該当なし

XDC 構文

set_property CONFIG_MODE <value> [current_design]

<value> にはコンフィギュレーションモードを>指定します。

XDC の構文例

# Specify using Configuration Mode Serial Peripheral Interface, 4-bit widthset_property CONFIG_MODE {SPIx4} [current_design]



• place_design

• report_drc

• write_bitstream





CONFIG_VOLTAGEザイリンクスデバイスでは 3.3V、 2.5V、 1.8V、または 1.5V の I/O を使用したコンフィギュレーションインターフェ

イスがサポートされます。コンフィギュレーションインターフェイスには、バンク 0 の JTAG ピン、バンク 0 の専用

コンフィギュレーションピンが含まれるほか、特定コンフィギュレーションモードに関連したピンが 7 シリーズの

場合はバンク 14 と 15 に、 UltraScale アーキテクチャの場合はバンク 65 に含まれます。 CONFIG_VOLTAGE プロパ

ティや VCCO_0 電圧は 3.3、 2.5、 1.8、または 1.5 に設定できます。

バンク 0 のピンの I/O 電圧サポートを決めるには、 CONFIG_VOLTAGE を正しいコンフィギュレーション電圧に設定

する必要があります。コンフィギュレーション電圧の詳細は、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470) [参照 1] または『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参照 7] を参照してください。

CFGBVS ピンの設定によりバンク 0 の I/O 電圧サポートが常に決まります。 7 シリーズデバイスの場合はバンク 14 およびバンク 15 が、 UltraScale アーキテクチャの場合はバンク 65 が HR バンクタイプなので、 CFGBVS ピンとそれ

に該当する CONFIG_VOLTAGE プロパティにより、コンフィギュレーション中にサポートされる I/O 電圧が決まり

ます。

デザインで CONFIG_MODE 設定の互換性を確認するため、 Report DRC チェックがバンク 0、 14、 15 (7 シリーズ)、65 (UltraScale アーキテクチャ ) で実行されます。バンクの IOSTANDARD および CONFIG_VOLTAGE 設定に基づい

て、 DRC メッセージが表示されます。コンフィギュレーション電圧は、 IBIS モデルをエクスポートする際にも使用

されます。





値

• 1.5、 1.8、 2.5、または 3.3

重要: UltraScale+ デバイスでは CONFIG_VOLTAG を 1.8 にする必要があります。

構文


該当なし





XDC 構文

set_property CONFIG_VOLTAGE {1.5 | 1.8 | 2.5 | 3.3} [current_design]

XDC の構文例

# Configure I/O Bank 0 for 1.8V operationset_property CONFIG_VOLTAGE 1.8 [current_design]


• place_design

• report_drc

• write_bitstream

関連項目

159 ページの「CFGBVS」

174 ページの「CONFIG_MODE」





CONTAIN_ROUTINGCONTAIN_ROUTING プロパティは、 Pblock 内に含まれる信号の配線をその Pblock で定義されるエリア内の配線リ

ソースに制限するために使用します。これにより、 Pblock 内の信号が Pblock 外に配線されることはなくなるので、

デザインの再利用性が増します。

デフォルトでは、 Pblock の定義により Pblock に割り当てられるロジックの配置が Pblock で定義されたエリア内に制

限されます。このプロパティには、配線と同じ効果があります。 CONTAIN_ROUTING は Pblock 専用のプロパティ

で、 XDC ファイルで create_pblock コマンドの後に指定する必要があります。

ヒント : CONTAIN_ROUTING は、階層デザインフローの OOC モジュールに関連するすべての Pblock に使用するこ

とをお勧めします。詳細は、『Vivado Design Suite ユーザーガイド : 階層デザイン』 (UG905) [参照 21] を参照してくだ

さい。

Pblock でしか使用されない信号のみが Pblock に含まれます。たとえば、 Pblock 内に BUFGMUX リソースがない場合

は、 BUFGMUX からのパスまたは BUFGMUX へのパスは含めることができません。




• PBlock (get_pblocks)

値

• TRUE: Pblock 内の信号の配線が Pblock 範囲で定義されたエリアに含まれます。

• FALSE: Pblock 内に信号の配線は含まれません。これがデフォルトです。

構文


該当なし





XDC 構文

set_property CONTAIN_ROUTING <TRUE | FALSE> [get_pblocks <pblock_name>]

説明:

• <pblock_name> には、プロパティを設定する Pblock 名を指定します。

XDC の例

set_property CONTAIN_ROUTING true [get_pblocks pblock_usbEngine0]set_property CONTAIN_ROUTING true [get_pblocks pblock_usbEngine1]


• 配線

関連項目 207 ページの「EXCLUDE_PLACEMENT」






CONTROL_SET_REMAPリセットおよびクロックイネーブルはすべてのレジスタでサポートされますが、これらの使用が最終的なインプリ

メンテーションのパフォーマンス、使用率、および消費電力に大きく影響します。デザインに固有の制御セットが

多く含まれる場合、配置オプションが少なくなるので、消費電力が増加してパフォーマンスが低下します。こう

いった場合に、 CONTROL_SET_REMAP プロパティをレジスタプリミティブに設定すると、ロジック合成 (opt_design) で特定レジスタの制御セットを削減できます。

ロジックパスがファブリックレジスタ (FD) のクロックイネーブルまたは同期セット / リセットで終了する場合に、

レジスタにこのプロパティを指定すると、 Vivado のロジック最適化でイネーブルまたはリセット信号がデータ (D) ピン (専用 LUT 接続なのでより高速) にマップされるようになります。可能であれば、ロジックが D 入力を駆動する

既存の LUT に統合されて、余分なロジックレベルが挿入されないようになります。

重要: この最適化は、レジスタに CONTROL_SET_REMAP プロパティが付いていると自動的に実行されます。

DONT_TOUCH を指定すると、特定のセルまたは階層で最適化がされないようになります。

制御セットの削減の詳細は、『UltraFast 設計手法ガイド (Vivado Design Suite 用)』 (UG949) [参照 24] のこのセクション

を参照してください。





値

• ENABLE: EN 入力を D 入力にリマップします。

• RESET: 同期 S または R 入力を D 入力にリマップします。

• ALL: ENABLE および RESET の両方を実行します。

• NONE: 何も実行しません。これがデフォルトで、プロパティがセルに何も設定されない場合と同じビヘイビ

アーになります。

構文


該当なし

XDC 構文

set_property CONTROL_SET_REMAP <value> [get_cells <cell_pattern>]


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug949-vivado-design-methodology.pdf;a=xReducingControlSets





XDC の構文例

# Specifies control set reduction based on Enable signalsset_property CONTROL_SET_REMAP ENABLE [get_cells ff*]


• opt_design

関連項目 205 ページの「EQUIVALENT_DRIVER_OPT」





DCI_CASCADEDCI_CASCADE は、ハイパフォーマンス (HP) I/O バンクのグループ内でのマスター /スレーブ関係を定義します。デ

ジタル制御インピーダンス (DCI) の基準電圧は、マスターの I/O バンクからスレーブの I/O バンクまでチェーン接続

されています。

DCI_CASCADE では、 DCI カスケード機能を使用する隣接バンクが指定され、これらのバンクとマスターバンクで

基準抵抗が共有されます。同じ I/O バンク列にある複数の I/O バンクが DCI を使用していて、同じ VRN/VRP 抵抗値

を使用する場合、内部 VRN および VRP ノードをカスケードして、列で 1 ペアのピンだけを高精度の抵抗に接続する

ようにできます。 DCI_CASCADE ではマスターバンクおよびこの機能に関連付けられているすべてのスレーブバン

クが識別されます。詳細は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471) [参照 2] または

『UltraScale アークテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 8] を参照してください。


• Kintex®-7 デバイス。

• Kintex UltraScale デバイス。

• Virtex®-7 デバイス。

• Virtex UltraScale デバイス。

• 大型の Zynq®-7000 SoC デバイス。


• I/O バンク (get_iobanks)

° High Performance (HP) バンクタイプ

値

有効なハイパフォーマンス (HP) バンク番号。詳細は、『7 シリーズ FPGA パッケージおよびピン配置ガイド』 (UG475) [参照 5] または『UltraScale および UltraScale+ FPGA パッケージおよびピン配置ユーザーガイド』 (UG575) [参照 11] を参照してください。

構文


該当なし

XDC 構文

set_property DCI_CASCADE {slave_banks} [get_iobanks master_bank]

説明:

• slave_banks はスレーブバンクのバンク番号のリストです。

• master_bank は指定されたマスターバンクのバンク番号です。





XDC の構文例

# Designate Bank 14 as a master DCI Cascade bank and Banks 15 and 16 as its slavesset_property DCI_CASCADE {15 16} [get_iobanks 14]



• place_design

• DRC

• write_bitstream

• report_power





DELAY_BYPASSDELAY_BYPASS プロパティを使用すると、ザイリンクス 7 シリーズ FPGA で BUFIO を介して遅延を削減できます。

BUFIO には BUFR の遅延と合わせる固有の遅延があり、これらのドメイン間でスムースなデータ転送ができるよう

になっています。 7 シリーズデバイスの場合、このプロパティによりその遅延がディスエーブルになります。


7 シリーズ FPGA。


• BUFIO (get_cells)

値

• TRUE: 遅延バイパスをイネーブルにします。

• FALSE: 遅延バイパスをディスエーブルにします (デフォルト )。

構文


該当なし

XDC 構文

set_property DELAY_BYPASS TRUE [get_?cells <cells>]

説明:

• <cells> は固有の遅延をバイパスするための BUFIO セルのリストです。

XDC の構文例

set_?property -name DELAY_?BYPASS TRUE [get_?cells clk_?bufio]

使用可能な段階

• タイミング解析





DIFF_TERM差動終端 (DIFF_TERM) プロパティは入力および双方向ポートの差動 I/O 規格をサポートします。ビルトインされた 100 の差動終端をイネーブル/ディスエーブルするのに使用します。詳細は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471) [参照 2] を参照してください。

DIFF_TERM は、差動の入力および双方向ポートバッファーに差動終端を使用する必要があり、また Vivado ツール

がポートにオンチップ終端を追加する必要のあることを示します。



推奨: UltraScale アーキテクチャデバイスの場合は、差動終端をイネーブルにするため、「DIFF_TERM_ADV」を使用

する必要があります。


• ポート (get_ports)

° 差動入力バッファーに接続された入力ポートまたは双方向ポート

• 次の I/O 規格のいずれかを使用しているエレメント :

° LVDS、 LVDS_25、 MINI_LVDS_25

° PPDS_25

° RSDS_25

値

• TRUE: 差動終端はイネーブルになります。

• FALSE: 差動終端はディスエーブルになります (デフォルト )。





構文

推奨: 言語テンプレートまたは『Vivado Design Suite 7 シリーズ FPGA および Zynq-7000 SoC ライブラリガイド』 (UG953) [参照 25] のインスタンシエーションテンプレートを使用して、適切な構文を指定します。

Verilog 構文

DIFF_TERM パラメーターをポート宣言の直前に配置します。

(* DIFF_TERM = "TRUE" *) input PORT


// Enables differential termination on the specified port(* DIFF_TERM = "TRUE" *) input CLK;

VHDL 構文

VHDL 属性は次のように宣言して指定します。

attribute DIFF_TERM : string;attribute DIFF_TERM of port_name : signal is "TRUE";

VHDL の構文例

-- Designates differential termination on the specified portattribute DIFF_TERM of CLK : signal is "TRUE";

XDC 構文

set_property DIFF_TERM TRUE [get_ports port_name]

説明:

• set_property DIFF_TERM はポートオブジェクトに割り当てることができます。

• port_name は差動バッファーに接続される入力ポートまたは双方向ポートです。

XDC の構文例

# Enables differential termination on port named CLK_pset_property DIFF_TERM TRUE [get_ports CLK_p]



• report_ssn

• report_power

関連項目

188 ページの「DIFF_TERM_ADV」





227 ページの「IBUF_LOW_PWR」

246 ページの「IOSTANDARD」





DIFF_TERM_ADVアドバンス差動終端 (DIFF_TERM_ADV) プロパティは UltraScale アーキテクチャでのみ使用するもので、入力また

は双方向ポートの、ビルトインされた 100 の差動終端をイネーブル/ディスエーブルするために使用します。

DIFF_TERM_ADV は、差動の入力および双方向ポートバッファーに差動終端を使用する必要があり、また Vivado Design Suite がポートにオンチップ終端を追加する必要のあることを示します。

DIFF_TERM_ADV は入力および双方向ポートにのみ使用でき、また適切な VCCO 電圧でしか使用できません。 100 の実効差動終端を提供するには、 I/O バンクの VCCO は、 HP I/O バンクの場合は 1.8V に接続し、 HR I/O バンクの場

合は 2.5V に接続する必要があります。詳細は、『UltraScale アークテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 8] を参照してください。

重要: 7 シリーズデザインを UltraScale アーキテクチャに移行できるよう、 Vivado ツールでは「DIFF_TERM」プロパ

ティが自動的に DIFF_TERM_ADV プロパティに移行されます。ただし、一部のケースではこのプロパティがサポー

トされてなかったり、指定するべきではなかったり、または "" (ヌル) 値を指定する必要がある場合があります。


UltraScale デバイス。



° 差動入力バッファーに接続された入力ポートまたは双方向ポート

• 次の I/O 規格のいずれかを使用しているオブジェクト :

° LVDS、 LVDS_25、 MINI_LVDS_25、 SUB_LVDS

° PPDS_25

° RSDS_25

° SLVS_400_25、および SLVS_400_18





値

• TERM_100: オンチップ差動終端で 100 を使用する。

• TERM_NONE: オンチップ差動終端を使用しません (デフォルト )。

注記: TERM_NONE 値は、 DIFF_TERM_ADV プロパティが有効なときのデフォルト値です。ただし、このプロ

パティがサポートされていないときは指定しないでください。 DIFF_TERM_ADV=TERM_NONE は DRC 違反に

なる可能性があります。このような場合は、次のコマンドを使用してヌル値 ("") を設定できます。

reset_proeprty DIFF_TERM_ADV [get_ports <port_name>]

またはset_property DIFF_TERM_ADV "" [get_ports <port_name>]

構文


該当なし

XDC 構文

set_property DIFF_TERM_ADV TERM_100 [get_ports <port_name>]

説明:

• set_property DIFF_TERM_ADV は入力または双方向ポートに割り当てることができます。


XDC の構文例

# Enables differential termination on port named CLK_pset_property DIFF_TERM_ADV TERM_100 [get_ports CLK_p]



• report_drc

• report_ssn

• report_power

関連項目

185 ページの「DIFF_TERM」






DIRECT_ENABLE入力ポートまたはその他の信号に DIRECT_ENABLE を指定すると、複数のイネーブルがある可能性がある場合や合

成ツールでフリップフロップのイネーブルラインが必ず使用する必要がある場合に、この信号をフリップフロップ

のイネーブルラインに直接送信します。




DIRECT_ENABLE 属性はポートまたは信号に設定できます。

値

• TRUE (または YES): フリップフロップのイネーブルラインを使用します。

• FALSE (または NO): 合成ツールにフリップフロップのイネーブルラインを使用するように伝えません。これが

デフォルトです。

構文

Verilog 例

(* direct_enable = “yes” *) input ena3;

VHDL 例

entity test is port(in1 : std_logic_vector (8 downto 0);clk : std_logic;ena1, ena2, ena3 : in std_logicout1 : std_logic_vector(8 downto 0));attribute direct_enable : string;attribute direct_enable of ena3: signal is "yes";end test;

XDC 構文

set_property direct_enable yes [get_nets –of [get_ports ena3]]

重要: XDC で使用する場合、この属性はネットにのみ機能するので、 get_nets コマンドを使用してネットオブ

ジェクトを取得する必要があります。






• 合成

関連項目

192 ページの「DIRECT_RESET」

212 ページの「GATED_CLOCK」





DIRECT_RESET複数のリセットがある可能性がある場合や合成ツールでフリップフロップのリセットラインが必ず使用されるよう

にする必要がある場合、 DIRECT_RESET を入力ポートまたはその他の信号に指定してそれらの信号がフリップフロップのリセットラインに直接送信されるようにします。




DIRECT_RESET 属性はポートまたは信号に設定できます。

値

• TRUE (または YES): 合成ツールにフリップフロップの RESET ラインを使用するように伝えます。

• FALSE (または NO): 合成ツールにフリップフロップの RESET ラインを使用するように伝えません。これがデ

フォルトです。

構文

Verilog 例

(* direct_reset = "yes" *) input rst3;

VHDL 例

entity test is port(in1 : std_logic_vector (8 downto 0);clk : std_logic;rst1, rst2, rst3 : in std_logicout1 : std_logic_vector(8 downto 0));attribute direct_reset : string;attribute direct_reset of rst3: signal is “yes”;end test;

XDC 構文

set_property direct_reset yes [get_nets –of [get_ports rst3]]

重要: XDC で使用する場合、この属性はネットにのみ機能するので、 get_nets コマンドを使用してネットオブ

ジェクトを取得する必要があります。


• 合成





関連項目

190 ページの「DIRECT_ENABLE」





DONT_TOUCHDONT_TOUCH は、ユーザー階層、インスタンシエート済みコンポーネント、または信号を最適化しないように指

定するもので、これによりモジュールのバウンダリを超えて最適化が実行されたり、オブジェクトが削除されない

ようにします。これでフロアプラン、解析、デバッグがしやすくなりますが、最適化が抑止されるので、デザイン

が大きく、遅くなってしまうことがあります。

重要: この属性は RTL ソースファイルで設定することをお勧めします。 XDC ファイルが読み込まれる前に、保持す

る必要のある信号が最適化で削除されてしまうことがあります。この属性を RTL で設定しておけば、必ず適用され

ます。

DONT_TOUCH プロパティは KEEP または KEEP_HIERARCHY プロパティと同じように機能しますが、KEEP および KEEP_HIERARCHY とは異なり配置配線にフォワードアノテートされるので、インプリメンテーション中にロジッ

クが最適化で削除されることはありません。さまざまなオブジェクトの DONT_TOUCH の効果は、次のようになり

ます。

• プリミティブインスタンス : インスタンスは削除されません。ただし、インスタンスのピンはツールで接続また

は接続解除できます。

• 階層インスタンス : インスタンスは削除されません。またはインスタンスのピンは追加または削除されません。

ツールでは、ピンをツールで接続または接続解除して、階層モジュール内のロジックを最適化できます。ただ

し、最適化では階層モジュールのロジックは移動できません。これは、インスタンスの階層境界の制約です。

ヒント : 階層インスタンスのすべての出力に DONT_TOUCH を付けてレジスタに入力してください。

• 階層ネット : ネットは削除されません。または、ネットのピンは接続または接続解除されません。

ヒント : 階層ネットの場合は、 DONT_TOUCH が設定されている部分のみが保持されるので、保持する必要のなるセ

グメントにはすべて DONT_TOUCH を設定する必要があります。

DONT_TOUCH はモジュールまたはエンティティの個別ポートには設定できません。モジュール自体に DONT_TOUCH を付けて特定のポートを保持する必要がある場合は、次の Vivado 合成設定を使用してください。

flatten_hierarchy = “none”

DONT_TOUCH、 KEEP、または KEEP_HIERARCHY を使用する場合は注意が必要です。ほかの属性が DONT_TOUCH 属性と競合する場合は、 DONT_TOUCH 属性が優先されます。




• この属性は信号、階層モジュール、またはプリミティブインスタンスに設定できます。

° セル (get_cells)

° ネット (get_nets)





値

• FALSE: 階層を超えて最適化します。これがデフォルト設定です。

• TRUE: 階層を超えて最適化が実行されないないようにして、階層を保持します。インスタンシエートされたコ

ンポーネントまたはネットが最適化により削除されてしまわないよう、保持します。

構文

Verilog 構文

Verilog 属性をユーザーの階層インスタンシエーションの直前に配置します。

(* DONT_TOUCH = "{TRUE|FALSE}" *)


// Preserve the hierarchy of instance CLK1_rst_sync(* DONT_TOUCH = "TRUE" *) reset_sync #( .STAGES(5) ) CLK1_rst_sync ( .RST_IN(RST | ~LOCKED), .CLK(clk1_100mhz), .RST_OUT(rst_clk1) );

ワイヤの例

(* dont_touch = "true" *) wire sig1;assign sig1 = in1 & in2;assign out1 = sig1 & in2;

モジュールの例

(* DONT_TOUCH = "true|yes" *) module example_dt_ver(clk,In1,In2,out1);

インスタンスの例

(* DONT_TOUCH = "true|yes" *) example_dt_ver U0 (.clk(clk), .in1(a), .in2(b), out1(c));

VHDL 構文


attribute DONT_TOUCH : string;

VHDL 属性は次のように指定します。





attribute DONT_TOUCH of name: label is "{TRUE|FALSE}";

説明:

• name はユーザー定義のインスタンスの名前です。

VHDL の構文例

attribute DONT_TOUCH : string;-- Preserve the hierarchy of instance CLK1_rst_syncattribute DONT_TOUCH of CLK1_rst_sync: label is "TRUE";… CLK1_rst_sync : reset_sync PORT MAP ( RST_IN => RST_LOCKED, CLK => clk1_100mhz, RST_OUT => rst_clk1 );

XDC 構文

set_property DONT_TOUCH {TRUE|FALSE} [get_cells <instance_name>]set_property DONT_TOUCH {TRUE|FALSE} [get_nets <net_name>]

説明:

• instance_name は最下位セルまたは階層セルです。

• net_name は階層ネットの名前になります。

XDC の構文例

# Preserve the hierarchy of instance CLK1_rst_syncset_property DONT_TOUCH TRUE [get_cells CLK1_rst_sync]

# Preserve all segments of the hierarchical net named by the Tcl variablesset_property DONT_TOUCH [get_nets -segments $hier_net]


• synth_design

• opt_design

• phys_opt_design

• floorplanning

関連項目

253 ページの「KEEP」

258 ページの「KEEP_HIERARCHY」

279 ページの「MARK_DEBUG」





DQS_BIASDQS_BIAS は差動入力バッファーまたは双方向バッファープリミティブ (IBUFDS、 IOBUFDS) のプロパティです。

DQS_BIAS 属性を使用すると、特定の擬似差動 I/O 規格 (DIFF_SSTL) および真の差動 I/O 規格 (LVDS) の入力に DC バイアス (オプション) を指定できます。バッファーを駆動するものがない場合に DQS_BIAS によりウィークバイア

スが提供されるので、擬似差動 I/O 規格でロジックのステートが不明にはならなくなります。

DQS_BIAS には、一部の DQS メモリインターフェイスピンに必要なプルアップ/プルダウン機能があります。

推奨: DQS_BIAS はロジックファンクションに影響するので、シミュレーションで正しくサポートされるようにする

には、 Verilog のパラメーター文や VHDL の generic_map で定義しておく必要があります。ただし、 XDC プロパティ

としてもサポートされます。

DQS_BIAS は、 HP (High Performance) I/O バンクでは、 LVDS などの差動入力をサポートするために使用できます。

DQS_BIAS を使用すると、 AC カップリングされた LVDS アプリケーションに DC バイアスが使用できます。詳細は、

『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471) [参照 2] または『UltraScale アークテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 8] を参照してください。

注記: 真の差動 I/O 規格の場合は、 DQS_BIAS を HR (HR (High Range) I/O バンクに使用できません。





° 差動入力バッファー : IBUFDS、 IBUFDS_IBUFDISABLE、 IBUFDS_INTERMDISABLE、 IBUFDSE3

° 差動 IO バッファー : IOBUFDS、 IOBUFDS_DCIEN、 IOBUFDS_INTERMDISABLE、 IOBUFDSE3、IBUFGDS

値

• TRUE: 入力または双方向バッファーで DC バイアス電圧をイネーブルにします。

• FALSE: バッファーで DQS_BIAS をディスエーブルにします。

注記: 「EQUALIZATION」 = EQ_NONE の場合、 DQS_BIAS は FALSE にする必要があります。その他の EQUALIZATION 値 (EQ_LEVEL1、 EQ_LEVEL2...) の場合は、 DQS_BIAS に TRUE または FALSE を指定できます。

構文

Verilog 構文

インスタンシエート済みの差動バッファーに DQS_BIAS パラメーターを割り当てます。





注記: I/O バッファーを推論する際にこの属性を設定するには、適切な Verilog 属性構文を最上位出力ポート宣言の前

に配置します。


次の例では、 clk_ibufds という名前の IBUFDS で差動終端をイネーブルにしています。

// IBUFDS: Differential Input Buffer// Virtex UltraScale// Xilinx HDL Language Template, version 2013.4IBUFDS #(.DIFF_TERM_ADV("TERM_100"), // Differential Termination.DQS_BIAS("FALSE"), // (FALSE, TRUE).IBUF_LOW_PWR("TRUE"), //.IOSTANDARD("LVDS_25") // Specify the input I/O standard) clk_ibufds (.O(clk), // Buffer output.I(CLK_p), // Diff_p buffer input (connect directly to top-level port).IB(CLK_n) // Diff_n buffer input (connect directly to top-level port));// End of clk_ibufds instantiation

VHDL 構文

インスタンシエート済みの差動バッファーに汎用の DQS_BIAS を割り当てます。

VHDL の構文例

次の例では、 clk_ibufds という名前の IBUFDS で差動終端をイネーブルにしています。

-- IBUFDS: Differential Input Buffer-- Virtex UltraScale-- Xilinx HDL Language Template, version 2013.4clk_ibufds : IBUFDSgeneric map (DIFF_TERM_ADV => TERM_100, -- Differential TerminationDQS_BIAS => "TRUE" -- (FALSE, TRUE)IOSTANDARD => "LVDS_25")port map (O => clk, -- Buffer outputI => CLK_p, -- Diff_p buffer input (connect directly to top-level port)IB => CLK_n -- Diff_n buffer input (connect directly to top-level port));-- End of clk_ibufds instantiation

XDC 構文

XDC ファイルでは DQS_BIAS 属性を次のような構文で使用します。

set_property DQS_BIAS [TRUE | FALSE] [get_cells <instance_name>]

説明:

• set_property DQS_BIAS は、入力または双方向ポート、もしくは差動バッファーに割り当てることができま

す。

• <instance_name> は、入力または双方向差動バッファーインスタンスです。





XDC の構文例

# Enable DQS_BIAS on the specified buffer set_property DQS_BIAS TRUE [get_cells clk_ibufds]


• 合成

• シミュレーション

関連項目

203 ページの「EQUALIZATION」





DRIVEプログラマブル出力駆動電流をサポートする I/O 規格でコンフィギュレーションされた出力バッファーに対し、出力

バッファーの駆動電流を mA で指定します。





° 出力バッファーに接続された出力または双方向ポート

値

整数値:

• 2

• 4

• 6

• 8

• 12 (デフォルト )

• 16

• 24 (UltraScale アーキテクチャにはこの値は使用できません。 )

構文

Verilog 構文

推論されてインスタンシエートされた出力バッファーの場合、適切な Verilog 属性構文を最上位出力ポート宣言の前


(* DRIVE = "{2|4|6|8|12|16|24}" *)


// Sets the drive strength on the STATUS output port to 2 mA(* DRIVE = "2" *) output STATUS,

VHDL 構文

推論されてインスタンシエートされた出力バッファーの場合、適切な VHDL 属性構文を最上位出力ポート宣言の前







attribute DRIVE : integer;attribute DRIVE of port_name : signal is value;

説明:

• port_name は最上位出力ポートです。

VHDL の構文例

STATUS : out std_logic;attribute DRIVE : integer;-- Sets the drive strength on the STATUS output port to 2 mAattribute DRIVE of STATUS : signal is 2;

XDC 構文

set_property DRIVE value [get_ports port_name]

XDC の構文例

# Sets the drive strength of the port STATUS to 2 mAset_property DRIVE 2 [get_ports STATUS]



• ノイズレポート

• 消費電力レポート

関連項目

『Vivado Design Suite 7 シリーズ FPGA および Zynq-7000 SoC ライブラリガイド』 (UG953) [参照 25] または『UltraScale アーキテクチャライブラリガイド』 (UG974) [参照 26] にある次のデザインエレメントを参照してください。

• OBUF

• OBUFT

• IOBUF





EDIF_EXTRA_SEARCH_PATHSこのプロパティでは、 Vivado Design Suite の現在のファイルセットで検索パスを定義して、デザインで参照される EDIF ファイルが検索されるようにできます。

ヒント : Vivado Design Suite でブラックボックスに関連する EDIF ネットリストが検出できなかった場合は、インプリ

メンテーションに次のようなエラーメッセージが表示されます。これは、 EDIF_EXTRA_SEARCH_PATHS: を定義

すると修正できます。 "ERROR: [Opt 31-30] Blackbox module11 is driving pin I of primitive cell OBUF_inst. The blackbox cannot be found in the existing library."




• ソースファイルセット (current_fileset)

値

• <path_to_edif_file>: 現在のファイルセットで使用される EDIF ファイルを検出できるように Vivado ツー

ルの検索パスを指定します。

構文


該当なし

XDC 構文

set_property EDIF_EXTRA_SEARCH_PATHS <path_to_edif_file> [current_fileset]

XDC の構文例

# Specifies search path for EDIF filesset_property EDIF_EXTRA_SEARCH_PATHS C:/Data/Design1/EDIF [current_fileset]


• link_design

• opt_design





EQUALIZATIONEQUALIZATION プロパティでは、差動レシーバーに特定の I/O 規格をインプリメントして、伝送ラインでの周波数

に依存した減衰を回避できます。

リニアレシーバーのイコライゼーションではレシーバーで AC ゲインを提供し、伝送ラインでの高周波ロスを補正

します。

ヒント : レシーバーのイコライゼーションは、トランスミッターの「PRE_EMPHASIS」と組み合わせると、全体的な

シグナルインテグリティを向上できます。





値

重要: EQUALIZATION の値は特に調整されていません。デザインで使用されている周波数と伝送ラインに対して最

適な設定になるよう、シミュレーションを実行することを推奨します。場合によっては、イコライゼーションレベ

ルが低い方が結果が良くなることがあります。イコライゼーションのレベルを上げ過ぎると、信号の質を改善する

よりも悪化させることがあります。

次に、 EQUALIZATION 属性に使用できる値を示します。

• HP I/O バンク

° EQ_LEVEL0

° EQ_LEVEL1

° EQ_LEVEL2

° EQ_LEVEL3

° EQ_LEVEL4

° EQ_NONE (デフォルト )

• HR I/O バンク

° EQ_LEVEL0、 EQ_LEVEL0_DC_BIAS









° EQ_NONE (デフォルト )

構文


該当なし

XDC 構文

XDC ファイルでは EQUALIZATION 属性を次のような構文で使用します。

set_property EQUALIZATION value [get_ports port_name]

説明:

• set_property EQUALIZATION は入力バッファーでのリニアイコライゼーションをイネーブルにします。

• <Value> には指定のポートに対しサポートされている EQUALIZATION 値の 1 つが入ります。


関連項目 277 ページの「LVDS_PRE_EMPHASIS」

306 ページの「PRE_EMPHASIS」





EQUIVALENT_DRIVER_OPTロジック最適化 (opt_design) に -merge_equivalent_drivers オプションを使用すると、論理的に等価の信号す

べてのドライバーが 1 つのドライバーに統合されます。詳細は、『Vivado Design Suite ユーザーガイド : インプリメン

テーション』 (UG904) [参照 20] のこのセクションを参照してください。

EQUIVALENT_DRIVER_OPT セルプロパティを使用すると、 opt_design を実行したときに、等価ネットおよびド

ライバーを統合するかどうかを指定できます。

• 元のドライバーおよびその複製ドライバーに対して EQUIVALENT_DRIVER_OPT プロパティを MERGE に設定

すると、 opt_design の実行時に等価ドライバーの統合フェーズが実行され、設定された論理的に等価なドラ

イバーが統合されます。

• 元のドライバーおよびその複製ドライバーに対して EQUIVALENT_DRIVER_OPT プロパティを KEEP に設定す

ると、等価ドライバーの統合および制御セットの統合は実行されません。実行されないのは指定したドライ

バーのみで、それ以外の等価ドライバーは残りのデザインで統合されます。





値

• MERGE: 指定したセルでのみ同等のドライバーが最適化で統合されます。

• KEEP: 指定したセルでは同等のドライバーが最適化で統合されませんが、それ以外は残りのデザインで統合さ

れます。

構文


該当なし


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug904-vivado-implementation.pdf;a=LogicOptimization





XDC 構文

set_property EQUIVALENT_DRIVER_OPT < MERGE | KEEP > [get_cells <instance>]

XDC の構文例

# Specifies to MERGE equivalent drivers on the specified cellsset_property EQUIVALENT_DRIVER_OPT MERGE [get_cells U0/mem_reg_mux_sel_reg_0*]


• opt_design

関連項目 180 ページの「CONTROL_SET_REMAP」





EXCLUDE_PLACEMENTEXCLUDE_PLACEMENT は、 Pblock で定義されたエリア内のデバイスリソースを Pblock に含まれるロジックにのみ

使用することを示すためのプロパティです。

デフォルトでは、 Vivado 配置ツールで Pblock に割り当てられないロジックを Pblock で予約されたリソース範囲内に

配置できます。このプロパティを使用するとそれができなくなり、 Pblock 用にロジックリソースが予約されます。

ヒント : これは Pblock のロジックリソースを限定するだけで、外部のロジックでは、 Pblock で定義されたエリア内

の配線リソースがまだ使用できます。


すべてのデバイス。


• Pblock (get_pblocks)

値

• TRUE: Pblock 内のデバイスロジックリソースを Pblock に割り当てられたロジックで使用されるように予約し、

それ以外の外部ロジックには配置されないようにします。

• FALSE: Pblock 内でロジックリソースは予約されません。

構文


該当なし

XDC 構文

set_property EXCLUDE_PLACEMENT TRUE [get_pblocks test]


• フロアプラン

• 配置

関連項目

178 ページの「CONTAIN_ROUTING」






FSM_ENCODINGFSM_ENCODING は、合成中のステートマシンのエンコード方法を指定します。

デフォルトでは、デザインに対しベストなソリューションを決める内部アルゴリズムに基づいて、 Vivado 合成ツー

ルがステートマシンのエンコーディングプロトコルを選択します。ただし、 FSM_ENCODING プロパティを使用す

る場合は、ユーザーがステートマシンのエンコーディングを指定できます。




• ステートマシンレジスタ

値

• AUTO: FSM_ENCODING を指定しない場合、これがデフォルトです。 Vivado 合成ツールで最適なステートマシ

ンエンコーディング方式が決定されるようになります。同じデザインでもステートマシンレジスタが異なる

と、別のエンコーディングスタイルが使用されることがあります。

• ONE_HOT

• SEQUENTIAL

• JOHNSON

• GRAY

• NONE: Vivado 合成ツール内で指定したステートマシンレジスタのステートマシンエンコーディングがディス

エーブルになります。この場合、ステートマシンはロジックとして合成されます。

Verilog 構文

(* fsm_encoding = "one_hot" *) reg [7:0] my_state;

VHDL 構文

type count_state is (zero, one, two, three, four, five, six, seven);signal my_state : count_state;attribute fsm_encoding : string;attribute fsm_encoding of my_state : signal is "sequential";

XDC 構文

該当なし


• 合成





関連項目

210 ページの「FSM_SAFE_STATE」





FSM_SAFE_STATE この属性は RTL と XDC の両方で設定できます。

Vivado 合成は、「FSM_ENCODING」プロパティまたは Vivado 合成の -fsm_extraction コマンドラインオプショ

ンで指定されるさまざまなコンフィギュレーションで、有限ステートマシン (FSM) の抽出をサポートしています。

詳細は、『Vivado Design Suite ユーザーガイド : 合成』 (UG901) [参照 18] を参照してください。

ステートマシンは、デザインがエラーとなる無効なステート、または到達不可能なステートに遷移することがあり

ます。 FSM_SAFE_STATE を使用すると、ステートマシンが無効なステートに遷移したことを検出し、次のクロックサイクルで既知のステートに遷移させるロジックがステートマシンに挿入されます。 FSM が無効なステートに遷移

した場合、 Vivado 合成で FSM が合成されるときに FSM_SAFE_STATE プロパティにより使用される回復ステートが

定義されます。

ヒント : このプロパティは、 FSM ステートを安全に回復する一方で、合成結果の質に影響し、エリアが大きくなって

パフォーマンスが低下することがあります。




• ステートマシンレジスタ。

値

• reset_state: Vivado 合成で指定されているように RESET ステートまでステートマシンを再実行します。

• power_on_state: Vivado 合成で指定されているように POWER_ON ステートまでステートマシンを再実行し

ます。

• default_state: ステートマシンで定義されているように、ステートマシンをデフォルトステートに戻しま

す。そのステートに到達できない場合でも、 1 ビット /フリップの Hamming-2 エンコード検出を使用して戻しま

す。

• auto_safe_state: Hamming-3 エンコーディングを暗示します。

構文

Verilog 例

(* fsm_safe_state = "reset_state" *) reg [2:0] state; (* fsm_safe_state = "reset_state" *) reg [7:0] my_state;

VHDL 例

type count_state is (zero, one, two, three, four, five, six, seven);signal my_state : count_state;





attribute fsm_safe_state : string;attribute fsm_safe_state of my_state : signal is "power_on_state";

XDC の例

set_property fsm_safe_state reset_state [get_cells state_reg*]


• 合成

関連項目

208 ページの「FSM_ENCODING」





GATED_CLOCK GATED_CLOCK プロパティを使用すると、 Vivado 合成でゲーテッドクロックの変換が実行できます。クロックゲーティングロジックを変換して、フリップフロップイネーブルピンを使用可能な場合は使用してください。この

最適化によりロジックが削除され、ネットリストが簡略化されます。

この RTL 属性ではゲーテッドロジックでクロックとなる信号を指定します。この属性は、クロック信号またはク

ロックポートに設定できます。

この属性は RTL でのみ設定できます。

注記: また、 Vivado 合成ツールでオプションを使用して、変換が実行されるよう指定することもできます。

synth_design -gated_clock_conversion




• クロック入力ポート

• クロック信号

値

• FALSE: ゲーテッドクロックの変換をディスエーブルにします。

• TRUE: GATED_CLOCK 属性が RTL コードで設定されている場合に、ゲーテッドクロックの変換を実行します。

この設定では、結果をより制御できます。

• AUTO: 次のいずれかの条件が満たされる場合に、ゲーテッドクロックの変換を実行します。

° GATED_CLOCK プロパティが TRUE に設定されている。

° Vivado 合成でゲートが検出され、有効なクロック制約セットがある。この設定では、ツールで自動的に判

断されます。

構文

Verilog 例

(* gated_clock = "true" *) input clk;

VHDL 例

entity test is port (

in1, in2 : in std_logic_vector(9 downto 0);

en : in std_logic;

clk : in std_logic;





out1 : out std_logic_vector( 9 downto 0));

attribute gated_clock : string;

attribute gated_clock of clk : signal is "true";

end test;

XDC の例

該当なし。


• 合成





GENERATE_SYNTH_CHECKPOINTデフォルトでは、 Vivado Design Suite は、アウトオブコンテキスト (OOC) デザインフローを使用して、 Vivado IP カタログからの IP コアおよび Vivado IP インテグレーターからのブロックデザインを合成します。 OOC フローでは、

合成結果をデザインチェックポイント (DCP) ファイルに保存できるので、デザインサイクル時間を短縮し、デザイ

ンの反復作業を省くことができます。 GENERATE_SYNTH_CHECKPOINT プロパティは、合成後のチェックポイン

トを生成するときに、出力ファイルを関連 IP ファイル (XCI) 用にするか、ブロックデザイン (BD) ファイル用にする

かを設定します。詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 16] のこのセク

ションまたは『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 27] のこのセクションを参照してください。

Vivado Design Suite では IP またはブロックデザインの出力ファイルを生成するときに、アウトオブコンテキスト (OOC) デザインフローをサポートするために必要な合成済みデザインチェックポイントファイル (DCP) が自動的に

生成されます。 OOC モジュールは、合成されたデザインが開き、すべての OOC チェックポイントが統合されるま

で、最上位デザインでブラックボックスとして表示されます。

重要: Vivado インプリメンテーションでは、 IP および BD の DCP からネットリストを抽出して、ブラックボックス

が解決されます。

ブロックデザインファイル (.bd) では、「SYNTH_CHECKPOINT_MODE」プロパティはブロックデザインの DCP の合成方法を指定します。デフォルトでは、ブロックデザインは IP ごとにアウトオブコンテキストで合成されます

が、 SYNTH_CHECKPOINT_MODE プロパティを設定すると、このデフォルトモードを変更できます。

含まれている IP または BD の出力ファイルを生成するとき、合成デザインチェックポイント (DCP) の作成を含む OOC フローを使用するかどうか、または IP を最上位デザインの一部としてグローバルに合成するか決定できます。

GENERATE_SYNTH_CHECKPOINT プロパティを FALSE または 0 に設定すると、 OOC フローをディスエーブルに

し、指定されている XCI または BD ファイルの合成済み DCP 出力ファイルが生成されないようにできます。

このプロパティは、何らかの理由で IP がロックされている場合のみ、読み取り専用になります。この場合は、

Vivado IDE で [Report] → [Report IP Status] をクリックするか、 report_ip_status という Tcl コマンドを実行して、 IP がロックされている理由を確認します。 DCP を生成するには、 Vivado IP カタログの最新バージョンに IP をアップグ

レードしておく必要があります。詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 16] のこのセクションを参照してください。




• IP ファイル (XCI) またはブロックデザインファイル (BD)

• (get_files)

値

• TRUE: OOC デザインフローをイネーブルにするため、 IP またはブロックデザインの出力ファイルの一部とし

て、合成デザインチェックポイント (DCP) を生成します (デフォルト )。

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug896-vivado-ip.pdf;a=xGeneratingOutputProducts

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug896-vivado-ip.pdf;a=xGeneratingOutputProducts

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug994-vivado-ip-subsystems.pdf;a=xGeneratingOutputProducts

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug835-vivado-tcl-commands.pdf;a=xreport_ip_status

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug896-vivado-ip.pdf;a=xDeterminingWhyIPIsLocked





• FALSE: 合成 DCP を生成せず、 OOC フローをディスエーブルにします。

構文


該当なし

XDC 構文

set_property GENERATE_SYNTH_CHECKPOINT {TRUE | FALSE} [get_files <filename>]

説明:

• <filename> は IP (XCI) またはブロックデザイン (BD) のファイル名です。

XDC の構文例

set_property GENERATE_SYNTH_CHECKPOINT false [get_files char_fifo.xci]

ヒント : XCI または BD 以外のファイルで、オブジェクトに GENERATE_SYNTH_CHECKPOINT を割り当てたりクエ

リしようとすると、警告が表示されます。


• 合成


関連項目

344 ページの「SYNTH_CHECKPOINT_MODE」





H_SET および HU_SET階層セットは、 HDL ソースファイルで定義されているデザインの階層に基づいてまとめられたロジックエレメント

の集合体です。 H_SET、 HU_SET、および U_SET は HDL デザインソースファイル内の属性で、合成されたデザイ

ンやインプリメントされたデザインには現われません。これらは、 RPM (Relatively Placed Macro) を RTL デザインで

定義するときに使用されます。これらのプロパティの使用および RPM の定義の詳細は、『Vivado Design Suite ユー


デザインの階層にあるロジックセルに RLOC プロパティが設定されていると、 H_SET は暗示的に使用されます。階

層ブロック内のロジックエレメントで、 RLOC プロパティが設定されているものは、同じ階層セット (H_SET) に自

動的に割り当てられます。

各階層モジュールには、モジュールのインスタンス名に基づいて H_SET プロパティが割り当てられます。各階層モ

ジュールに H_SET 名は 1 つしかない場合があり、またその階層内のすべてのロジックエレメントは、その H_SET のエレメントになります。

注記: HU_SET または U_SET が定義されずに RLOC が定義されている場合のみ、 H_SET が定義されます。

また、デザインの階層に依存しないユーザー定義階層セット (HU_SET) またはユーザー定義セット (U_SET) を手動

で作成できます。

1 つの階層モジュールに対し複数の HU_SET 名を定義し、特定階層のインスタンスを特定 HU_SET に割り当てるこ

とができます。これで、 1 つの階層モジュールのロジックエレメントを複数の HU_SET に分けることができます。

重要: H_SET または HU_SET を使用している場合、合成されたデザインで RPM の階層を保持するには、 Vivado 合成

で KEEP_HIERARCHY プロパティも必要になります。

RTL ソースファイルに RLOC も含まれる場合は、 H_SET、 HU_SET、 U_SET プロパティは、合成後ネットリストで

セルに対する読み取り専用の RPM プロパティに変換されます。 Vivado Design Suite のテキストエディターで RTL ソースファイルを開くと、 HU_SET および U_SET が表示されますが、セルオブジェクトの [Properties] ビューでは RPM プロパティが表示されます。








HU_SET プロパティは、次のデザインエレメントまたはそのカテゴリーで使用できます。特定デザインエレメント

の詳細は、『Vivado Design Suite 7 シリーズ FPGA および Zynq-7000 SoC ライブラリガイド』 (UG953) [参照 25] または

『UltraScale アーキテクチャライブラリガイド』 (UG974) [参照 26] を参照してください。

• レジスタ

• LUT

• マクロインスタンス

• RAMS

• RAMD

• RAMB18/FIFO18

• RAMB36/FIFO36

• DSP48

値

• <NAME>: HU_SET の名前。

構文

Verilog 構文

これは、合成後ネットリストで RPM を定義する階層ブロックのセットの内容を定義するため、 RLOC プロパティと

組み合わせた Verilog 構文です。 Verilog 属性はロジックエレメントのインスタンシエーション直前に配置します。

(* RLOC = "X0Y0", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));

Verilog 例

これは、モジュールでのシフトレジスタフリップフロップの RLOC および HU_SET プロパティを定義する Verilog モジュールです。

module ffs ( input clk, input d, output q );

wire sr_0, sr_0n; wire sr_1, sr_1n; wire sr_2, sr_2n; wire sr_3, sr_3n; wire sr_4, sr_4n; wire sr_5, sr_5n; wire sr_6, sr_6n; wire sr_7, sr_7n; wire inr, inrn, outr;





inv i0 (sr_0, sr_0n); inv i1 (sr_1, sr_1n); inv i2 (sr_2, sr_2n); inv i3 (sr_3, sr_3n); inv i4 (sr_4, sr_4n); inv i5 (sr_5, sr_5n); inv i6 (sr_6, sr_6n); inv i7 (sr_7, sr_7n); inv i8 (inr, inrn);

(* RLOC = "X0Y0", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0)); (* RLOC = "X0Y0", HU_SET = "h0" *) FD sr1 (.C(clk), .D(sr_2n), .Q(sr_1)); (* RLOC = "X0Y1", HU_SET = "h0" *) FD sr2 (.C(clk), .D(sr_3n), .Q(sr_2)); (* RLOC = "X0Y1", HU_SET = "h0" *) FD sr3 (.C(clk), .D(sr_4n), .Q(sr_3)); (* RLOC = "X0Y0", HU_SET = "h1" *) FD sr4 (.C(clk), .D(sr_5n), .Q(sr_4)); (* RLOC = "X0Y0", HU_SET = "h1" *) FD sr5 (.C(clk), .D(sr_6n), .Q(sr_5)); (* RLOC = "X0Y1", HU_SET = "h1" *) FD sr6 (.C(clk), .D(sr_7n), .Q(sr_6)); (* RLOC = "X0Y1", HU_SET = "h1" *) FD sr7 (.C(clk), .D(inrn), .Q(sr_7)); (* LOC = "SLICE_X0Y0" *) FD inq (.C(clk), .D(d), .Q(inr)); FD outq (.C(clk), .D(sr_0n), .Q(outr));

assign q = outr; endmodule // ffs

先ほどの例では、 ffs モジュールのインスタンスに KEEP_HIERARCHY プロパティを指定して、階層を保持し、合成

されたデザインで RPM を定義する必要があります。

module top ( input clk, input d, output q );

wire c1, c2;

(* KEEP_HIERARCHY = "YES" *) ffs u0 (clk, d, c1); (* KEEP_HIERARCHY = "YES" *) ffs u1 (clk, c1, c2); (* KEEP_HIERARCHY = "YES" *) ffs u2 (clk, c2, q);

endmodule // top





VHDL 構文


attribute HU_SET : string;

VHDL 制約は次のように指定します。

attribute HU_SET of {component_name | entity_name | label_name} : {component|entity|label} is "NAME";

説明:

• {component_name | entity_name | label_name} はデザインエレメントです。

• {component|entity|label} は指定したデザインエレメントのインスタンス ID です。

• "NAME" には HU_SET の名前を指定します。

XDC 構文

HU_SET プロパティは XDC 制約を使用しては定義できません。HU_SET プロパティと RLOC がロジックエレメント

に設定されている場合は、 RPM が定義され、合成済みデザインのネットリストに読み取り専用の RPM プロパティ

が設定されます。

ヒント : デザインで RPM のように動作するマクロオブジェクトを Vivado Design Suite で定義するには、

create_macro または update_macro を使用します。このコマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。



• place_design

• synth_design

関連項目


324 ページの「RLOC」

328 ページの「RLOCS」

330 ページの「RLOC_ORIGIN」

335 ページの「RPM」

347 ページの「U_SET」





HIODELAY_GROUPHIODELAY_GROUP は IDELAYCTRL コンポーネントを関連する IDELAY または ODELAY インスタンスと共にグ

ループにまとめ、配置および複製が正しく実行されるようにするプロパティです。

HIODELAY_GROUP を使用して IDELAYCTRL にグループ名を割り当てる場合は、同じ HIODELAY_GROUP プロパ

ティを使用してそのグループに IDELAY または ODELAY セルも関連付ける必要があります。

重要: HIODELAY_GROUP には複数のセルを含めることができますが、 1 つのセルに 1 つの HIODELAY_GROUP しか

割り当てられません。

次の例は、 set_property を使用して、特定の IDELAYCTRL に関連付けられている IDELAY/ODELAY エレメント

をすべてグループにまとめています。

set_property HIODELAY_GROUP IO_DLY1 [get_cells MY_IDELAYCTRL_inst]set_property HIODELAY_GROUP IO_DLY1 [get_cells MY_IDELAY_inst]set_property HIODELAY_GROUP IO_DLY1 [get_cells MY_ODELAY_inst]

HIODELAY_GROUP と IODELAY_GROUP の相違点

HIODELAY_GROUP の名前は階層ごとに決められていますが、 IODELAY_GROUP の名前は階層を越えてもそのまま

使用できます。 HIODELAY_GROUP は、次の場合に使用します。

• IDELAYCTRL を含むモジュールのインスタンスが複数ある

• 指定インスタンスを、ほかの論理階層にある IDELAY または ODELAY インスタンスとまとめるつもりがない。





° IDELAY、 ODELAY、または IDELAYCTRL インスタンス

値

指定したグループ名

構文

Verilog 構文

Verilog 属性は IDELAY、 ODELAY、または IDELAYCTRL のインスタンシエーション直前に配置します。

(* HIODELAY_GROUP = "value" *)






// Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL// IDELAYCTRL: IDELAYE2/ODELAYE2 Tap Delay Value Control// Virtex-7// Xilinx HDL Language Template, version 2014.1// Specifies DDR_INTERFACE group name for IDELAYs/ODELAYs and IDELAYCTRL (* HIODELAY_GROUP = “DDR_INTERFACE” *) IDELAYCTRL DDR_IDELAYCTRL_inst ( .RDY(), // 1-bit output: Ready output .REFCLK(REFCLK), // 1-bit input: Reference clock input .RST(1’b0) // 1-bit input: Active-High reset input ); // End of DDR_IDELAYCTRL_inst instantiation

VHDL 構文


attribute HIODELAY_GROUP : string;


attribute HIODELAY_GROUP of instance_name : label is "group_name";

説明:

• instance_name はインスタンシエート済みの IDELAY、 ODELAY、または IDELAYCTRL のインスタンス名で

す。

VHDL の構文例

// Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRLattribute HIODELAY_GROUP : STRING;attribute HIODELAY_GROUP of DDR_IDELAYCTRL_inst: label is "DDR_INTERFACE";begin -- IDELAYCTRL: IDELAYE2/ODELAYE2 Tap Delay Value Control -- Virtex-7 -- Xilinx HDL Language Template, version 2014.1 DDR_IDELAYCTRL_inst : IDELAYCTRL port map ( RDY => open, -- 1-bit output: Ready output REFCLK => REFCLK, -- 1-bit input: Reference clock input RST => ‘0’ -- 1-bit input: Active-High reset input ); -- End of DDR_IDELAYCTRL_inst instantiation

XDC 構文

set_property HIODELAY_GROUP group_name [get_cells instance_name]

説明:

• instance_name は IDELAY、 ODELAY、または IDELAYCTRL のインスタンス名です。

XDC の構文例

# Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL





set_property HIODELAY_GROUP DDR_INTERFACE [get_cells DDR_IDELAYCTRL_inst]


• place_design

関連項目

243 ページの「IODELAY_GROUP」

『Vivado Design Suite 7 シリーズ FPGA および Zynq-7000 SoC ライブラリガイド』 (UG953) [参照 25] または『UltraScale アーキテクチャライブラリガイド』 (UG974) [参照 26] の次のデザインエレメントを参照してください。

• IDELAYCTRL

• IDELAYE2

• ODELAYE2





HLUTNMHLUTNM プロパティを使用すると、 2 つの特定の互換性がある LUT プリミティブに同じグループ名 (<group_name>) を割り当てることで、同じ LUT に配置できます。

LUT に使用可能な箇所が少ない場合、 Vivado 配置でデザインに問題なくフィットするように、 LUT インスタンスの

ペアが 1 つの LUT に自動的にまとめられます。特定の LUT の HLUTNM プロパティに DISABLED 値を使用すると、

Vivado 配置プログラムでこれらがほかの LUT とまとめられないように設定することも可能です。これは、後続の ECO フローでプローブを変更できるようにデバッグ ILA および VIO コアで LUT がまとめられないようにするときに

便利です。 ECO フローの詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 22] のこのセクションを参照してください。

HLUTNM と LUTNM の相違点

ヒント : HLUTNM と LUTNM の目的は類似しているので、同じ階層で使用される場合はそれぞれ異なる値を設定す

る必要があります。 LUTNM と HLUTNM の値が同じ LUT は Vivado の配線プログラムでまとめられるか、または値

に関して警告メッセージが表示されます。

• 異なる階層にある場合も含め、デザインのどこかに存在する 2 つの LUT コンポーネントをまとめるには、

LUTNM を使用します。

• 階層モジュールのインスタンスが複数デザインに含まれる場合は、 HLUTNM を使用して、その階層モジュール

の LUT コンポーネントをまとめます。

° HLUTNM は各階層に 1 つしか使用できません。




• CLB LUT セル (get_cells)

値

• <group_name>: 同じ LUT6 サイトに指定の LUT を含めるときの名前を指定します。

• DISABLED: 配置プログラムで指定の LUT が別の LUT とまとめられないようにします。

構文

Verilog 構文

Verilog 属性は LUT のインスタンシエーション直前に配置します。 Verilog 属性は、同じ論理階層のペアで使用する必

要があります。

(* HLUTNM = "group_name" *)

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug908-vivado-programming-debugging.pdf;a=xUsingVivadoECOFlowToReplaceExistingDebugProbes






// Designates state0_inst to be placed in same LUT6 as state1_inst // LUT5: 5-input Look-Up Table with general output (Mapped to a LUT6) // Virtex-7 // Xilinx HDL Language Template, version 2014.1 (* HLUTNM = "LUT_group1" *) LUT5 #( .INIT(32'ha2a2aea2) // Specify LUT Contents ) state0_inst ( .O(state_out[0]), // LUT general output .I0(state_in[0]), // LUT input .I1(state_in[1]), // LUT input .I2(state_in[2]), // LUT input .I3(state_in[3]), // LUT input .I4(state_in[4]) // LUT input ); // End of state0_inst instantiation // LUT5: 5-input Look-Up Table with general output (Mapped to a LUT6) // Virtex-7 // Xilinx HDL Language Template, version 2014.1 (* HLUTNM = "LUT_group1" *) LUT5 #( .INIT(32'h00330073) // Specify LUT Contents ) state1_inst ( .O(state_out[1]), // LUT general output .I0(state_in[0]), // LUT input .I1(state_in[1]), // LUT input .I2(state_in[2]), // LUT input .I3(state_in[3]), // LUT input .I4(state_in[4]) // LUT input ); // End of state1_inst instantiation





VHDL 構文


attribute HLUTNM : string;


attribute HLUTNM of instance_name : label is "group_name";

説明:

• instance_name は CLB の LUT インスタンスです。

• group_name は HLUTNM プロパティに割り当てる名前です。

VHDL 属性は、同じ論理階層のペアで使用する必要があります。

VHDL の構文例

-- Designates state0_inst to be placed in same LUT6 as state1_instattribute HLUTNM : string;attribute HLUTNM of state0_inst : label is "LUT_group1";attribute HLUTNM of state1_inst : label is "LUT_group1";begin -- LUT5: 5-input Look-Up Table with general output (Mapped to SLICEM LUT6) -- Virtex-7 -- Xilinx HDL Language Template, version 2014.1 state0_inst : LUT5 generic map ( INIT => X"a2a2aea2") -- Specify LUT Contents port map ( O => state_out(0), -- LUT general output I0 => state_in(0), -- LUT input I1 => state_in(1), -- LUT input I2 => state_in(2), -- LUT input I3 => state_in(3), -- LUT input I4 => state_in(4) -- LUT input ); -- End of state0_inst instantiation -- LUT5: 5-input Look-Up Table with general output (Mapped to SLICEM LUT6) -- Virtex-7 -- Xilinx HDL Language Template, version 2014.1 State1_inst : LUT5 generic map ( INIT => X"00330073") -- Specify LUT Contents port map ( O => state_out(1), -- LUT general output I0 => state_in(0), -- LUT input I1 => state_in(1), -- LUT input I2 => state_in(2), -- LUT input I3 => state_in(3), -- LUT input I4 => state_in(4) -- LUT input ); -- End of state1_inst instantiation





XDC 構文

set_property HLUTNM <group_name> [get_cells <instance_name>]

説明:

• <group_name>: HLUTNM プロパティのグループ名を指定します。

• <instance_name> は CLB の LUT インスタンスの名前です。

XDC の構文例

# Designates state0_inst LUT5 to be placed in same LUT6 as state1_instset_property HLUTNM LUT_group1 [get_cells state0_inst]set_property HLUTNM LUT_group1 [get_cells state1_inst]


• link_design

• place_design

関連項目

271 ページの「LUTNM」





IBUF_LOW_PWRIBUF_LOW_PWR プロパティでは、パフォーマンスと消費電力のトレードオフをオプションで設定できます。

IBUF_LOW_PWR プロパティは入力ポートに適用します。デフォルト設定は TRUE で、低電力モードでポートに入

力バッファーがインプリメントされます。 FALSE に設定した場合は、ハイパフォーマンスモードになります。

消費電力の変更は Xilinx Power Estimator (XPE) または Vivado Design Suite の report_power コマンドを使用して見積

もることができます。




• SSTL や HSTL などの VREF ベースの I/O 規格、または LVDS や DIFF_HSTL などの差動規格が指定されている

入力ポート (get_ports)。

値

• TRUE: ポートに入力または双方向バッファーを低電力モードでインプリメントします。これがデフォルト値で

す。

• FALSE: ハイパフォーマンスモードで入力または双方向バッファーをインプリメントします。

構文

Verilog 構文

推論されてインスタンシエートされた入力バッファーおよび双方向バッファーの場合、適切な Verilog 属性構文を最

上位ポート宣言の前に配置します。

(* IBUF_LOW_PWR = "FALSE" *)


// Sets the input buffer to high performance(* IBUF_LOW_PWR = "FALSE" *) input STATE,

VHDL 構文

推論されてインスタンシエートされた入力バッファーの場合、適切な VHDL 属性構文を最上位ポート宣言の前に配

置します。


attribute IBUF_LOW_PWR : boolean;attribute IBUF_LOW_PWR of port_name : signal is TRUE | FALSE;





説明:

• port_name は最上位ポートです。

VHDL の構文例

STATE : in std_logic;attribute IBUF_LOW_PWR : boolean;-- Sets the input buffer to high performanceattribute IBUF_LOW_PWR of STATE : signal is FALSE;

XDC 構文

DIRECTION が IN または INOUT のポートオブジェクトに IBUF_LOW_PWR をプロパティとして割り当てます。

set_property IBUF_LOW_PWR TRUE [get_ports port_name]

説明:

• set_property IBUF_LOW_PWR はポートオブジェクトに割り当てることができます。

• port_name は入力または双方向ポートです。


• report_power

• report_timing

関連項目






IN_TERMIN_TERM は、キャリブレーションされない入力終端のインピーダンス値を指定します。終端は常に入力に付けら

れ、また出力バッファーがトライステートになっている場合は双方向ピンに付けられます。

重要: UltraScale アーキテクチャの場合、キャリブレーションされない終端を指定するには、 IN_TERM の代わりに「ODT」を使用します。

ハイレンジ (HR) バンク入力でのみサポートされており、ハイパフォーマンス (HP) バンクの入力には、オンチップ

終端の DCI (Digital Controlled Impedance) の「IOSTANDARD」を指定します。

トライステート分割終端 DCI は VRN および VRP ピンの外部基準抵抗に対してキャリブレーションされるのに対し

て、 IN_TERM プロパティではキャリブレーションされない分割終端オプションが使用されます。このオプションで

は、温度、プロセス、電圧の変動を補正するキャリブレーションがない内部抵抗が使用されます。このオプション

には、 40、 50、 60 のテブナン等価抵抗値を指定できます。詳細は、『7 シリーズ FPGA SelectIO リソースユー

ザーガイド』 (UG471) [参照 2] を参照してください。


ハイレンジ (HR) バンク入力でのみ 7 シリーズデバイスはサポートされています。


• 入力ポートまたは双方向ポート (get_ports)

値

• NONE (デフォルト )

• UNTUNED_SPLIT_40







構文

Verilog 構文

この属性を設定するには、適切な Verilog 属性構文を最上位入力または双方向ポート宣言の前に配置します。

(* IN_TERM = "{NONE|UNTUNED_SPLIT_40|UNTUNED_SPLIT_50|UNTUNED_SPLIT_60}" *)


// Sets an on-chip input impedance of 50 Ohms to input ACT5(* IN_TERM = "UNTUNED_SPLIT_50" *) input ACT5,

VHDL 構文


attribute IN_TERM : string;


attribute IN_TERM of port_name : signal is value;

説明:

• port_name は最上位の入力または双方向ポートです。

VHDL の構文例

ACT5 : in std_logic;attribute IN_TERM : string;-- Sets an on-chip input impedance of 50 Ohms to input ACT5attribute IN_TERM of ACT5 : signal is “UNTUNED_SPLIT_50”;

XDC 構文

set_property IN_TERM value [get_ports port_name]

説明:

• IN_TERM はポートオブジェクト、およびポートオブジェクトに接続されているネットに割り当てることがで

きます。

• port_name は入力または双方向ポートです。

XDC の構文例

# Sets an on-chip input impedance of 50 Ohms to input ACT5set_property IN_TERM UNTUNED_SPLIT_50 [get_ports ACT5]









関連項目

182 ページの「DCI_CASCADE」

185 ページの「DIFF_TERM」





INCREMENTAL_CHECKPOINTINCREMENTAL_CHECKPOINT プロパティは、パスおよびファイル名をデザインチェックポイントファイル (DCP) に指定して、インクリメンタルインプリメンテーションで使用されるようにします。このプロパティを指定すると、

以前に配置配線したデザインの配置配線データを再利用できます。詳細は、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 20] のこのセクションを参照してください。

ヒント : INCREMENTAL_CHECKPOINT プロパティは Vivado ツールのプロジェクトモードでしかサポートされませ

ん。非プロジェクトモードで以前の配置配線結果read_checkpoint利用するには、 read_checkpoint -incremental コマンドを使用します。

インクリメンタルインプリメンテーションフローには、次の 3 つの設定があります。

• 現在のデザインの以前の配置配線が自動的に再利用されるようにするには、

「AUTO_INCREMENTAL_CHECKPOINT」プロパティをイネーブルにします。

• 指定したデザインチェックポイントの以前のインプリメンテーションからの配置配線データを手動で再利用す

る場合は、 AUTO_INCREMENTAL_CHECKPOINT プロパティをディスエーブルにして、

INCREMENTAL_CHECKPOINT プロパティを使用します。

• ディスエーブルにすると、インクリメンタルインプリメンテーションは実行されません。この場合は、

AUTO_INCREMENTAL_CHECKPOINT プロパティをディスエーブルにして、 INCREMENTAL_CHECKPOINT プロパティは指定しないようにします。

参照するデザインチェックポイントは、通常は合成、配置、配線が完了した以前のイテレーションまたはデザイン

のバリエーションにしますが、配置がされただけのチェックポイントを参照することもできます。

重要: インクリメンタルフローを適切に機能させるためには、参照するデザインのデバイスおよびスピードグレー

ドが現在のデザインのデバイスおよびスピードグレードと同じである必要があります。




• Vivado インプリメンテーション run オブジェクト (get_runs)

値

• {filename}: パスおよびファイル名をデザインチェックポイントファイル (DCP) に指定して、インクリメン

タルインプリメンテーションで使用されるようにします。

構文


該当なし

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug904-vivado-implementation.pdf;a=xIncrementalCompile

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug835-vivado-tcl-commands.pdf;a=xread_checkpoint





XDC 構文

set_property INCREMENTAL_CHECKPOINT {filename} [get_runs <impl_run> \-filter {IS_IMPLEMENTATION} ]

説明:

• {filename} は、デザインチェックポイント (DCP) のパスおよびファイル名で、インクリメンタルインプリメン

テーションで使用されるようにします。

ヒント : インプリメンテーション run のみが必要な場合は、 get_runs コマンドに -filter {IS_IMPLEMENTATION} オプションを使用します。

XDC の構文例

set_property INCREMENTAL_CHECKPOINT C:/Data/checkpoint_alpha.dcp \[get_runs * -filter {IS_IMPLEMENTATION}]



関連項目

145 ページの「AUTO_INCREMENTAL_CHECKPOINT」





INTERNAL_VREF差動入力バッファーのシングルエンド I/O 規格には、入力基準電圧 (VREF) が必要です。 VREF が I/O バンク内で必

要な場合は、専用 VREF ピンを外部 VREF 供給として使用するか、 INTERNAL_VREF プロパティを使用して内部生

成された VREF を使用するか、または、 UltraScale デバイスの HP I/O バンクの場合は、 HPIO_VREF プリミティブを

介してアクセスする VREF スキャンを使用します。

INTERNAL_VREF プロパティは、基準電圧を必要とする I/O 規格の基準電圧 (VREF) を供給するため、 I/O バンクに

内部レギュレータを使用することを指定します。内部で生成された基準電圧を使用すると、プリント回路基板 (PCB) の電源レールを介して特定の VREF を提供する必要がなくなり、システムレベルデザインの配線の密集を削減でき

ます。

ヒント : 特定の VREF 電圧提供レベルを必要とするザイリンクスデバイスがそのボード /システム上の唯一のデバイ

スである場合は、内部 VREF を使用してみてください。

詳細は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471) [参照 2] および『UltraScale アークテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 8] を参照してください。




• I/O バンク (get_iobanks)

値

• 0.60

• 0.675

• 0.7 (UltraScale のみ)

• 0.75

• 0.84 (UltraScale のみ)

• 0.90

注記: すべての値がすべてのタイプの I/O バンクでサポートされるわけではありません。

構文


該当なし





XDC 構文

set_property INTERNAL_VREF {value} [get_iobanks bank]

説明:

• value は基準電圧値です。

XDC の構文例

# Designate Bank 14 to have a reference voltage of 0.75 Voltsset_property INTERNAL_VREF 0.75 [get_iobanks 14]



• place_design

• DRC

• report_power





IO_BUFFER_TYPE最上位ポートに IO_BUFFER_TYPE を適用し、 IBUF および OBUF を使用するか、入力または出力バッファーを使用

しないかを設定します。この属性は、任意のプライマリポートまたは信号に設定できます。

デフォルトでは、 Vivado 合成で入力ポートには入力バッファーが、出力ポートには出力バッファーが推論されます

が、ただし、手動で IO_BUFFER_TYPE プロパティを使用して、指定ポートまたはネットでこのデフォルト動作を

ディスエーブルにできます。

ヒント : IO_BUFFER_TYPE プロパティを使用すると、ターゲットネットに KEEP が設定されます。これは、ネット

名を保持し、 RTL 最適化中にネットが削除されないようにするためのものです。

IO_BUFFER_TYPE は、「CLOCK_BUFFER_TYPE」と共に使用すると、クロック信号に対し推論するべきバッファー

の組み合わせを決定できます。




• ポート (get_ports): IO_BUFFER_TYPE を最上位ポートに適用して、バッファー挿入をディスエーブルにしま

す。

• ネット (get_nets): IO_BUFFER_TYPE を最上位ポートに接続されている任意の信号に適用して、バッファー挿

入をディスエーブルにします。

値 • NONE: この値を入力ポートまたは出力ポートに指定すると、入力または出力バッファーは推論されなくなりま

す。

構文

Verilog 例

(* io_buffer_type = "none" *) input in1;





VHDL 例

entity test is port(in1 : std_logic_vector (8 downto 0);clk : std_logic;out1 : std_logic_vector(8 downto 0));attribute io_buffer_type : string;attribute io_buffer_type of out1: signal is "none";end test;

XDC の例

set_property IO_BUFFER_TYPE NONE [get_ports <port_name>]


• 合成

関連項目 161 ページの「CLOCK_BUFFER_TYPE」





IOBIOB を使用すると、 Vivado ツールで入力または出力ロジックブロックに接続されたレジスタが配置されるようにな

ります。この属性は、 I/O ブロックに配置するレジスタに接続されたポートに設定します。

重要: TRUE に設定すると、レジスタのみが IOB に配置されます。 IOB 制約の方が優先されるので、タイミングを改

善するために IOB からフリップフロップは移動されません。





° レジスタに接続されるポートすべて

• レジスタ (get_cells)

値

• TRUE: 接続したレジスタを I/O ブロックに配置します。

• FALSE: 指定したレジスタを I/O ブロックに配置しません (デフォルト )。

構文

Verilog 構文

この属性を設定するには、適切な Verilog 属性構文を最上位ポート宣言の前に配置します。

(* IOB = "{TRUE|FALSE}" *)


// Place the register connected to ACK in the input logic site(* IOB = "TRUE" *) input ACK,





VHDL 構文


attribute IOB : string;attribute IOB of <port_name>: signal is "{TRUE|FALSE}";

説明:


VHDL の構文例

ACK : in std_logic;attribute IOB : string;-- Place the register connected to ACK in the input logic siteattribute IOB of ACK: signal is "TRUE";

XDC 構文

set_property IOB value [get_ports port_name]

説明:

• value は TRUE または FALSE です。

XDC の構文例

# Place the register connected to ACK in the input logic siteset_property IOB TRUE [get_ports ACK]


• place_design





IOB_TRI_REGUltraScale+ デバイスの場合、 IOB_TRI_REG プロパティを使用すると、トライステート信号を駆動するフリップフ

ロップがデバイスファブリックの代わりに I/O ロジック (IOB) の HD (High Density) I/O バンクに配置できます。High Density I/O の詳細は、『UltraScale アークテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 8] を参照してく

ださい。

ヒント : このプロパティは、 XDC 制約としてレジスタセルに割り当てる必要があります。 HDL ソースファイルでは

サポートされません。また、ポートには割り当てることができません。


UltraScale+ デバイス。



値

• TRUE: 指定した渡来ステートレジスタを HD I/O ブロックに配置します。

• FALSE: 指定したレジスタを I/O ブロックに配置しません (デフォルト )。

構文

Verilog 構文

該当なし。

VHDL 構文

該当なし。

XDC 構文

set_property IOB_TRI_REG value [get_cells <cell_name>]


• place_design





IOBDELAYIOBDELAY (Input Output Block Delay) プロパティは、システム同期データ入力キャプチャの入力ホールドタイムを緩

和するため、 ILOGIC ブロックの遅延の追加/削除を指定します。

ILOGIC ブロックは I/O ブロック (IOB) に隣接しており、 IOB から FPGA にデータが入力されたときにそのデータを

取り込む同期エレメントを含みます。 7 シリーズ FPGA の ILOGIC ブロックは、 HP I/O バンクでは ILOGICE2 とし

て、 HR I/O バンクでは ILOGICE3 としてコンフィギュレーションできます。 ILOGICE2 と ILOGICE3 は機能的には同

じですが、ILOGICE3 には IOBDELAY と共にコンフィギュレーション可能なゼロホールド遅延エレメント (ZHOLD) があります。 IOBDELAY の使用方法の詳細は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471) [参照 2] または『UltraScale アークテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 8] を参照してください。





• 入力バッファー (IBUF) に割り当てるためのセル。

• ネット

値

• NONE: IBUF および入力フリップフロップ (IFD) パスの両方に対し、遅延をオフに設定します。

• IBUF

° I/O コンポーネント内の任意のレジスタに対し、遅延を OFF に設定します。

° ILOGIC ブロックまでのバッファーの付いたパスに対し、遅延を ON に設定します。

• IFD

° I/O コンポーネント内の IFF レジスタに対し、遅延を ON に設定します。

° ILOGIC ブロックまでのバッファーの付いたパスに対し、遅延を OFF に設定します。

• BOTH: IBUF および IFD パスの両方に対し、遅延をオンに設定します。

構文

Verilog 例

Verilog 制約をモジュールまたはインスタンシエーションの直前に配置します。

Verilog 制約は次のように指定します。

(* IOBDELAY = {NONE|BOTH|IBUF|IFD} *)





VHDL 例

VHDL 制約は次のように宣言します。

attribute iobdelay: string;


attribute iobdelay of {component_name |label_name }: {component|label} is “{NONE|BOTH|IBUF|IFD}”;

XDC 構文

set_property IOBDELAY value [get_cells cell_name]

説明:

• value は、 NONE、 IBUF、 IFD、 BOTH のいずれかです。

XDC の構文例

set_property IOBDELAY "BOTH" [get_nets {data0_I}]


• タイミング

• 配置

• 配線





IODELAY_GROUPIODELAY_GROUP は IDELAYCTRL セルを関連する IDELAY および ODELAY セルと共にグループにまとめ、配置お

よび複製が正しく実行されるようにします。

IODELAY_GROUP を使用して IDELAYCTRL にグループ名を割り当てる場合は、同じ IODELAY_GROUP プロパティ

を使用してそのグループに IDELAY または ODELAY セルも関連付ける必要があります。

重要: IODELAY_GROUP には複数のセルを含めることができますが、 1 つのセルに 1 つの IODELAY_GROUP しか割

り当てられません。

次の例は、 set_property を使用して、特定の IDELAYCTRL に関連付けられている IDELAY/ODELAY エレメント

をすべてグループにまとめています。

set_property IODELAY_GROUP IO_DLY1 [get_cells MY_IDELAYCTRL_inst]set_property IODELAY_GROUP IO_DLY1 [get_cells MY_IDELAY_inst]set_property IODELAY_GROUP IO_DLY1 [get_cells MY_ODELAY_inst]

IODELAY_GROUP と HIODELAY_GROUP の相違点 IODELAY_GROUP は違う階層にあるエレメントどうしをまとめることができますが、 HIODELAY_GROUP の名前は

階層ごとに決められています。異なる階層の I/O 遅延コンポーネントを 1 つのグループにまとめるには、

IODELAY_GROUP を使用します。

HIODELAY_GROUP は、同じ階層モジュールにある I/O 遅延コンポーネントをグループにまとめます。





° IDELAY、 ODELAY、または IDELAYCTRL インスタンス

値

指定したグループ名

構文

Verilog 構文

Verilog 属性は IDELAY、 ODELAY、または IDELAYCTRL のインスタンシエーション直前に配置します。

(* IODELAY_GROUP = "value" *)






// Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL// IDELAYCTRL: IDELAYE2/ODELAYE2 Tap Delay Value Control// Virtex-7// Xilinx HDL Language Template, version 2014.1// Specifies DDR_INTERFACE group name for IDELAYs/ODELAYs and IDELAYCTRL (* IODELAY_GROUP = “DDR_INTERFACE” *) IDELAYCTRL DDR_IDELAYCTRL_inst ( .RDY(), // 1-bit output: Ready output .REFCLK(REFCLK), // 1-bit input: Reference clock input .RST(1’b0) // 1-bit input: Active-High reset input ); // End of DDR_IDELAYCTRL_inst instantiation

VHDL 構文


attribute IODELAY_GROUP : string;


attribute IODELAY_GROUP of instance_name : label is "group_name";

説明:

• instance_name はインスタンシエート済みの IDELAY、 ODELAY、または IDELAYCTRL のインスタンス名で

す。

VHDL の構文例

// Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRLattribute IODELAY_GROUP : STRING;attribute IODELAY_GROUP of DDR_IDELAYCTRL_inst: label is "DDR_INTERFACE";begin -- IDELAYCTRL: IDELAYE2/ODELAYE2 Tap Delay Value Control -- Virtex-7 -- Xilinx HDL Language Template, version 2014.1 DDR_IDELAYCTRL_inst : IDELAYCTRL port map ( RDY => open, -- 1-bit output: Ready output REFCLK => REFCLK, -- 1-bit input: Reference clock input RST => ‘0’ -- 1-bit input: Active-High reset input ); -- End of DDR_IDELAYCTRL_inst instantiation

XDC 構文

set_property IODELAY_GROUP group_name [get_cells instance_name]

説明:

• group_name はユーザー指定の IODELAY_GROUP 名です。

• instance_name は IDELAY、 ODELAY、または IDELAYCTRL のインスタンス名です。





XDC の構文例

# Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRLset_property IODELAY_GROUP DDR_INTERFACE [get_cells DDR_IDELAYCTRL_inst]


• 配置

関連項目

220 ページの「HIODELAY_GROUP」


° IDELAYCTRL

° IDELAYE2

° ODELAYE2





IOSTANDARDIOSTANDARD は、ターゲットデバイスで入力、出力、または双方向ポートをコンフィギュレーションするときに

使用するプログラマブル I/O 規格を指定します。

重要: Vivado Design Suite がデザインからビットストリームを生成する前に、 I/O バンクのすべてのポートで IOSTANDARD を定義する必要があります。ただし、 IOSTANDARD は GT または XADC には適用できません。

1 つの I/O バンクに複数の異なる IOSTANDARD を含めることができますが、これらの IOSTANDARD には互換性が

なくてはなりません。 1 つの I/O バンクに異なる入力、出力、双方向 I/O 規格を組み合わせる場合は、次のルールに

従う必要があります。

1. 同じ出力 VCCO 要件を持つ出力規格は、同じバンクにまとめることができます。

2. 同じ VCCO および VREF 要件を持つ入力規格は、同じバンクにまとめることができます。

3. 同じ VCCO 要件を持つ入力規格および出力規格は、同じバンクにまとめることができます。

4. ほかの規格と双方向 I/O 規格を組み合わせる場合は、双方向規格が最初の 3 つのルールに沿っていることを確認

します。





° 任意のポート : I/O ポートの RTL ソースで IOSTANDARD を定義するか、ポートセルの XDC 制約として定

義します。

値

有効な I/O 規格はターゲットにするザイリンクス FPGA によって異なります。特定のデバイス IOSTANDARD の値

は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471) [参照 2] および『UltraScale アークテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 8] を参照してください。

構文

Verilog 構文

このパラメーターを設定するには、適切な Verilog 構文を最上位ポート宣言の前に配置します。

(* IOSTANDARD = "value" *)


// Sets the I/O Standard on the STATUS output to LVCMOS12(* IOSTANDARD = "LVCMOS12" *) output STATUS,





VHDL 構文

適切な VHDL 属性構文を最上位ポート宣言の前に配置します。


attribute IOSTANDARD : string;attribute IOSTANDARD of <port_name>: signal is "<standard>";

説明:


VHDL の構文例

STATUS : out std_logic;attribute IOSTANDARD : string;-- Sets the I/O Standard on the STATUS output to LVCMOS12attribute IOSTANDARD of STATUS: signal is "LVCMOS12";

XDC 構文

IOSTANDARD は、デザイン内のポートオブジェクトに XDC 制約として定義することもできます。

set_property IOSTANDARD value [get_ports port_name]

説明:


XDC の構文例

# Sets the I/O Standard on the STATUS output to LVCMOS12set_property IOSTANDARD LVCMOS12 [get_ports STATUS]









• DRC レポート

• place_design

関連項目

『Vivado Design Suite 7 シリーズ FPGA および Zynq-7000 SoC ライブラリガイド』 (UG953) [参照 25] または『UltraScale アーキテクチャライブラリガイド』 (UG974) [参照 26] にある次のデザインエレメントを参照してください。

• OBUF

• OBUFT

• IOBUF





IP_REPO_PATHSこのプロパティを使用すると、 Vivado Design Suite で使用するカスタム IP カタログを作成できます。

IP_REPO_PATHS プロパティは、サードパーティまたはユーザー定義の IP を含む 1 つまたは複数のディレクトリへ

のパスを定義します。指定したディレクトリおよび下位ディレクトリで IP 定義が検索され、 Vivado Design Suite IP カタログに追加され、デザイン入力や IP インテグレーターで使用できるようになります。

このプロパティは、現在のプロジェクトの現在のファイルセットに割り当てられます。

ヒント : 新しいプロジェクトを作成するときに IP_REPO_PATHS プロパティが割り当てられるようにするには、

Vivado IDE で [Tools] → [Settings] → [IP Defaults] ページの [Default IP Repository Search Paths] でパスを指定します。こ

のデフォルトの IP リポジトリ検索パスは、 vivado.ini ファイルに保存され、 IP_REPO_PATHS を使用して新しい

プロジェクトに追加されます。

IP_REPO_PATHS は <component>.xml ファイルを検索します。 <component> はカタログに追加する IP の名前で

す。 XML ファイルでは、 IP を定義するさまざまなファイルが識別されます。 IP_REPO_PATHS プロパティでは、リ

ポジトリの各 IP の XML ファイルを直接指定する必要はありません。 IP カタログが指定した IP リポジトリの下位

フォルダーから、カタログに追加する IP が検索されます。

重要: IP_REPO_PATHS プロパティに IP カタログへ追加される新しい IP リポジトリディレクトリが含まれるように

設定したら、 update_ip_catalog コマンドを使用する必要があります。

リポジトリのサードパーティまたはユーザー定義 IP で現在のプロジェクトまたはデザインで使用中のデバイスの製

品ファミリがサポートされる場合、その IP はカタログに互換性のある IP として追加されます。 IP の互換性にター

ゲットパーツが含まれない場合、その IP が現在のプロジェクトまたはデザインと互換性がなく、 IP カタログには表

示されないことがあります。詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 16] を参照してください。




• current_fileset

値

• <dir_name> - ユーザー定義 IP が格納される 1 つまたは複数のディレクトリ名を指定します。ディレクトリ名は、

相対的または絶対的に指定でき、別々に指定するか、スペースで区切って指定し、中かっこ {} かダブルクォー

テーション " " で囲む必要があります。





構文


該当なし

XDC 構文

set_property IP_REPO_PATHS {<ip_directories>} [current_fileset]

説明:

• <ip_directories> は、サードパーティまたはユーザー定義のパッケージされた IP 定義を含むディレクトリを 1 つまたは複数指定します。

XDC の構文例

set_property IP_REPO_PATHS {c:/Data/Designs C:/myIP} [current_fileset]update_ip_catalog


• デザイン入力





IS_ENABLEDIS_ENABLED プロパティは、 Report DRC を実行するとき、 Vivado Design Suite で個々のデザインルールチェック (DRC) をイネーブルにするかディスエーブルにするかを設定できます。 DRC の実行の詳細は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 15] のこのセクションを参照してください。

ビルトイン DRC でもカスタム DRC でも、イネーブル/ディスエーブルにできます。カスタム DRC の記述方法の詳細

は、『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894) [参照 14] のこのセクションを参照して

ください。

重要: Vivado ではビルトイン DRC オブジェクトをディスエーブルにしたり重要度を下げたりすることが可能ですが、

予期しない結果が発生したり、デバイスを恒久的に破損する可能性があります。ビルトイン DRC オブジェクトを

ディスエーブルにしたり重要度を下げたりしないことを強くお勧めします。

DRC オブジェクトをデフォルト設定にリセットするには、 reset_drc_check という Tcl コマンドを使用します。




• デザインルールチェックオブジェクト (get_drc_checks)

値

• TRUE: report_drc コマンド実行中に使用する指定 DRC をイネーブルにします (デフォルト )。

• FALSE: report_drc 実行中にルールが評価されないように、 DRC をディスエーブルにします。

構文


該当なし

XDC 構文

set_property IS_ENABLED {TRUE | FALSE} [get_drc_checks <id>]

説明:

• <id> は Vivado Design Suite で認識される DRC ID です。

XDC の構文例

set_property IS_ENABLED false [get_drc_checks RAMW-1]

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug895-vivado-system-level-design-entry.pdf;a=xRunningDRCs

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug894-vivado-tcl-scripting.pdf;a=xCreatingCustomDesignRulesChecks

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug835-vivado-tcl-commands.pdf;a=xreset_drc_check

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug835-vivado-tcl-commands.pdf;a=xget_drc_checks






• report_drc

• write_bitstream

関連項目 338 ページの「SEVERITY」





KEEPKEEP 属性を使用すると、最適化が実行されません。信号が最適化により削除されたりロジックブロックに吸収さ

れるような場合にこの属性を指定すると、合成ツールで信号を保持して、ネットリストに含まれるように命令でき

ます。

たとえば、 2 ビットの AND ゲートの出力で別の AND ゲートを駆動する信号に KEEP 制約を設定すると、信号は両方

の AND ゲートを含むより大きい LUT には統合されません。

KEEP は、タイミング制約ともよく併用されます。通常は最適化される信号にタイミング制約が設定されている場

合、 KEEP を設定すると最適化されなくなり、正しいタイミング規則が使用されます。

ただし、何も駆動していない信号に KEEP を設定する際には注意が必要です。このような信号が合成で保持される

と、ダウンストリームプロセスで問題になることがあります。

注記: KEEP はモジュールまたはエンティティのポートには設定できません。特定のポートを保持する必要がある場

合は、 flatten_hierarchy ="none" 設定を使用するか、モジュールまたはエンティティ自体に DONT_TOUCH を設定しま

す。

注意: KEEP をほかの属性と共に使用する場合は注意が必要です。ほかの属性が KEEP 属性と競合する場合、通常 KEEP 属性が優先されます。

例:

• ある信号に MAX_FANOUT 属性が設定されており、この信号で駆動される信号に KEEP 属性が設定されている

場合、 KEEP 属性が設定されている信号ではファンアウト複製は実行されません。

• RAM STYLE="block" が使用されており、その RAM の一部となるべきレジスタに KEEP が設定されていると、

KEEP 属性のためにブロック RAM が推論されません。




• この属性は信号、レジスタ、ワイヤに設定できます。

° get_nets

° get_cells





値

• TRUE: 信号を保持します。

• FALSE: 信号が必要に応じて最適化されるようにします。 FALSE を使用しても、信号が無条件に削除されること

はありません。デフォルトは FALSE です。

推奨: この属性は RTL のみで設定します。保持する必要のある信号が XDC ファイルが読み込まれる前に最適化で削

除されてしまうことがよくあるので、この属性が必ず使用されるように RTL で設定します。

構文

このセクションの構文例は、特定のツールまたは手法でこの制約を使用する方法を示しています。ツールまたは手

法がリストされない場合は、それを使用してこの制約は使用できません。

Verilog 構文

Verilog 制約をモジュールまたはインスタンシエーションの直前に配置します。


(* KEEP = “{TRUE|FALSE|SOFT}” *)

Verilog 例

(* keep = “true” *) wire sig1;assign sig1 = in1 & in2;assign out1 = sig1 & in2;

VHDL 構文


attribute keep : string;


attribute keep of signal_name : signal is “{TRUE|FALSE}”;

VHDL 例

signal sig1 : std_logic;attribute keep : string;attribute keep of sig1 : signal is “true”;........sig1 <= in1 and in2;out1 <= sig1 and in3;

XDC 構文

該当なし






• 合成

関連項目








KEEP_COMPATIBLEFPGA デザインプロセス中に、デバイスをより大きいものや、別のパーツに変更する必要が出てくることがありま

す。 KEEP_COMPATIBLE プロパティでは、必要に応じてデザインのターゲットデバイスを変更することができるよ

うに、現在のデザインと互換性がある 1 つまたは複数のザイリンクス FPGA パーツのリストを定義します。これに

より、指定したデバイス間で互換性のない I/O または PACKAGE_PIN は使用されなくなり、デザインが現在のパー

ツまたは互換性のあるパーツにマップできるようになります。

KEEP_COMPATIBLE プロパティを使用すると、デザインフローの早期に互換性のある代替デバイスを定義して、指

定した互換性のあるデバイスすべてで機能する I/O ピン割り当てが可能になります。 Vivado Design Suite では、 I/O ポートがすべてパーツに共通ではないピンに割り当てられないように、パッケージピンに PROHIBIT プロパティが

定義されます。




• current_design

値

COMPATIBLE_PART は、現在のターゲットパーツのデバイスとパッケージを組み合わせて定義されます。たとえ

ば、 xc7k70tfbg676-2 パーツには、次のようなプロパティがあります。

NAME xc7k325tffg676-2DEVICE xc7k325tPACKAGE ffg676COMPATIBLE_PARTS xc7k160tfbg676 xc7k160tffg676 xc7k325tfbg676

xc7k410tfbg676 xc7k410tffg676 xc7k70tfbg676

パーツオブジェクトの COMPATIBLE_PARTS プロパティでは、さまざまな DEVICE および PACKAGE がリストされ

ます。 SPEED は指定されません。この結果、互換性のあるパーツは次のようになります。

xc7k160tfbg676-1xc7k160tfbg676-2xc7k160tfbg676-2Lxc7k160tfbg676-3xc7k160tffg676-1xc7k160tffg676-2xc7k160tffg676-2Lxc7k160tffg676-3xc7k325tfbg676-1xc7k325tfbg676-2xc7k325tfbg676-2Lxc7k325tfbg676-3xc7k410tfbg676-1xc7k410tfbg676-2xc7k410tfbg676-2Lxc7k410tfbg676-3xc7k410tffg676-1





xc7k410tffg676-2xc7k410tffg676-2Lxc7k410tffg676-3xc7k70tfbg676-1xc7k70tfbg676-2xc7k70tfbg676-2Lxc7k70tfbg676-3

構文


該当なし

XDC 構文

set_property KEEP_COMPATIBLE {value1 value2 valueN} [current_design]

{value1 value2 valueN} は、 PART オブジェクトに定義される、 1 つまたは複数の COMPATIBLE_PARTS です。

現在のデザインのターゲットパーツの COMPATIBLE_PART は、次の Tcl コマンドを使用すると取得できます。

get_property COMPATIBLE_PARTS [get_property PART [current_design]]

XDC の構文例

set_property KEEP_COMPATIBLE {xc7k160tfbg676 xc7k410tffg676} [current_design]



• 配置





KEEP_HIERARCHYKEEP_HIERARCHY ではユーザー階層が保持され、最適化がバウンダリを越えて実行されないようにできます。こ

れでフロアプラン、解析、デバッグがしやすくなりますが、最適化が抑止されるので、デザインが大きく、遅く

なってしまうことがあります。

推奨: このような悪影響を回避するよう、 KEEP_HIERARCHY が適用されているモジュールインスタンスの出力すべ

てにレジスタを付けます。この属性は、合成前に適用すると最も効果的です。

KEEP_HIERARCHY は、階層レベルが変更されないようにするためのプロパティです。 Vivado 合成では、 RTL で指

定された階層と同じ階層が保持されるよう試みられますが、 QoR (結果の品質) を改善するために階層がフラットに

されたり、変更されることもあります。

インスタンスに KEEP_HIERARCHY を指定すると、合成でその階層レベルは変更されません。これが QoR に影響を

与える場合があります。また、トライステート出力および I/O バッファーの制御ロジックを記述するモジュールには

使用しないでください。 KEEP_HIERARCHY は、モジュール、アーキテクチャレベル、またはインスタンスに指定

できます。




• 階層モジュール (get_cells)

値

• TRUE: 階層を超えて最適化が実行されないないようにして、階層を保持します。

• FALSE: 階層を超えて最適化します (デフォルト )。





構文

Verilog 構文

Verilog 属性をユーザーの階層インスタンシエーションの直前に配置します。

(* KEEP_HIERARCHY = "{TRUE|FALSE}" *)


// Preserve the hierarchy of instance CLK1_rst_sync(* KEEP_HIERARCHY = "TRUE" *) reset_sync #( .STAGES(5) ) CLK1_rst_sync ( .RST_IN(RST | ~LOCKED), .CLK(clk1_100mhz), .RST_OUT(rst_clk1) );

モジュールの場合

(* keep_hierarchy = "yes" *) module bottom (in1, in2, in3, in4, out1, out2);

インスタンスの場合

(* keep_hierarchy = "yes" *)bottom u0 (.in1(in1), .in2(in2), .out1(temp1));

VHDL 構文


attribute KEEP_HIERARCHY : string;


attribute KEEP_HIERACHRY of name: label is "{TRUE|FALSE}";

説明:

• name はユーザー定義のインスタンスの名前です。

VHDL の構文例

attribute KEEP_HIERARCHY : string;-- Preserve the hierarchy of instance CLK1_rst_syncattribute KEEP_HIERARCHY of CLK1_rst_sync: label is "TRUE";… CLK1_rst_sync : reset_sync PORT MAP ( RST_IN => RST_LOCKED, CLK => clk1_100mhz, RST_OUT => rst_clk1 );





モジュールに適用する場合:

attribute keep_hierarchy : string;

attribute keep_hierarchy of beh : architecture is "yes";

インスタンスに適用する場合:

attribute keep_hierarchy : string;

attribute keep_hierarchy of u0 : label is "yes";

XDC 構文

set_property KEEP_HIERARCHY {TRUE|FALSE} [get_cells instance_name]

説明:

• instance_name は階層モジュールです。

XDC の構文例

# Preserve the hierarchy of instance CLK1_rst_syncset_property KEEP_HIERARCHY TRUE [get_cells CLK1_rst_sync]


• synth_design

関連項目








KEEPER重要: KEEPER プロパティはサポートされなくなりました。「PULLTYPE」に置き換えてください。

KEEPER は、トライステート出力または双方向ポートにウィークドライバーを適用し、駆動されていないときに値

を保持します。 KEEPER プロパティでは、ポートに接続されている出力ネットの値が保持されます。

たとえば、指定したポートを介してロジック 1 が駆動される場合、 KEEPER はウィークまたは抵抗 1 をそのポートま

で駆動します。その後ネットドライバーがトライステート状態になると、 KEEPER は接続されたポートを介して

ウィークまたは抵抗 1 をネットに駆動し続け、値を保持します。

入力バッファー (IBUF など)、トライステート出力バッファー (OBUFT など)、および双方向バッファー (IOBUF など

) には、ウィークプルアップ抵抗、ウィークプルダウン抵抗、またはウィークキーパー回路を含めることができま

す。バッファーに接続されているポートオブジェクトに次の値のいずれかを設定して、 PULLTYPE プロパティを追

加すると、この機能を実行できます。

• PULLUP

• PULLDOWN

• KEEPER

注記: このプロパティを適用すると、 KEEPER 機能が RTL シミュレーション中に表示されなくなるので、 RTL シミュ

レーションとインプリメント済みデザイン間で機能的な差が生じることがあります。この機能は、ゲートレベルの

シミュレーションネットリストを使用して検証できます。それ以外の場合は、このプロパティを使用する代わりに、

PULLDOWN UNISIM をインスタンシエートして、 RTL シミュレーションにこの動作が示されるようにします。




• ポート (get_ports): 最上位ポートに適用します。

値

• TRUE|YES: 指定したポートに接続されたネットの値を保持するためキーパー回路を使用します。

• FALSE|NO: keep 回路を使用しません (デフォルト )。





構文

Verilog 構文

Verilog 制約をポート宣言の直前に配置します。


(* KEEPER = " {YES|NO|TRUE|FALSE}" *)

VHDL 構文

VHDL 制約は次のように宣言して指定します。

attribute keeper: string;attribute keeper of signal_name : signal is “{YES|NO|TRUE|FALSE}”;

XDC 構文

set_property KEEPER {TRUE|FALSE} [get_ports port_name]

説明:

• port_name は、入力、出力、入出力ポートの名前です。

XDC の構文例

# Use a keeper circuit to preserve the value on the specified portset_property KEEPER TRUE [get_ports wbWriteOut]


• 論理から物理へのマッピング

関連項目

311 ページの「PULLDOWN」

313 ページの「PULLTYPE」

315 ページの「PULLUP」





LOCLOC は、ターゲットのザイリンクスパーツの SITE リソースにロジックセルを配置します。

LOC プロパティまたは制約を「BEL」プロパティと一緒に使用すると、デバイス内のセルの正確な配置を定義でき

ます。この場合、 BEL 制約は LOC 制約よりも前に定義しておかないと、配置でエラーになります。

ヒント : デバイスパッケージの物理的ピンに I/O ポートを割り当てるには、 LOC ではなく「PACKAGE_PIN」プロパ

ティを使用します。





° プリミティブセルすべて

値

サイト名 (SLICE_X15Y14 または RAMB18_X6Y9 など)

構文

Verilog 構文

Verilog 属性はコンポーネントのインスタンシエーションの直前に配置します。

ヒント : 推論されたレジスタの SRL または LUTRAM の reg を 1 つのデバイスサイトに配置できる場合は、この Verilog 属性はその reg 宣言前にも配置できます。

(* LOC = "site_name" *)// Designates placed_reg to be placed in SLICE site SLICE_X0Y0(* LOC = "SLICE_X0Y0" *) reg placed_reg;





VHDL 構文


attribute LOC : string;


attribute LOC of instance_name : label is "site_name";

instance_name はインスタンシエート済みプリミティブのインスタンス名です。

VHDL の構文例

-- Designates instantiated register instance placed_reg to be placed-- in SLICE site SLICE_X0Y0attribute LOC of placed_reg : label is "SLICE_X0Y0";

推論済みインスタンスの場合、 VHDL 属性は次のように指定します。

attribute LOC of signal_name : signal is "site_name";

説明:

• signal_name は 1 つのサイトに配置可能な推論済みプリミティブの信号名です。

VHDL の構文例

-- Designates inferred register placed_reg to be placed in SLICE site SLICE_X0Y0attribute LOC of placed_reg : signal is "SLICE_X0Y0";

XDC 構文

set_property LOC site_name [get_cells instance_name]

説明:

• instance_name はプリミティブインスタンスです。

XDC の構文例

# Designates placed_reg to be placed in SLICE site SLICE_X0Y0set_property LOC SLICE_X0Y0 [get_cells placed_reg]



• place_design

関連項目

147 ページの「BEL」

290 ページの「PACKAGE_PIN」






LOCK_PINSLOCK_PINS はセルプロパティで、論理 LUT 入力 (I0、 I1、 I2、 …) とザイリンクス FPGA リソースの LUT 物理入力

ピン (A6、 A5、 A4、 …) のマップを指定します。通常、タイミングクリティカルな LUT 入力を高速の A6 および A5 物理 LUT 入力にマップするために使用されます。

デフォルトでは、 LUT ピンは番号の大きいものから小さいものへ順番にマップされます。最大番号の論理ピンは最

大番号の物理ピンにマップされます。

• A6LUT に配置された LUT6 のデフォルトのピンマッピングは次のようになります。

I5:A6 I4:A5 I3:A4 I2:A3 I1:A2 I0:A1


I5:A5 I4:A4 I3:A3 I2:A2 I1:A1


I1:A6 I0:A5

LOCK_PINS プロパティは Vivado 配線で使用されますが、タイミングを改善できるような場合でも、ロックされて

いる LUT でのピンマッピングは変更されません。 LOCK_PINS は指定配線でも重要です。指定配線により接続され

ているピンが別のピンとスワップされる場合、指定配線はその LUT の接続と一致しなくなり、エラーになります。

指定配線ネットにより駆動される LUT セルすべてのピンは、 LOCK_PINS を使用してロックしておく必要がありま

す。指定配線の詳細は、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 20] を参照し

てください。

注記: DONT_TOUCH は LOCK_PINS を暗示しません。

phys_opt_design -critical_pin_opt コマンドで最適化を実行する場合、 LOCK_PINS プロパティが設定され

ているセルは最適化されず、 LOCK_PINS で指定されているピンマッピングは保持されます。 phys_opt_design コマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。

LOCK_PINS プロパティをセルから削除すると、ピンマップが消去され、ピンを自由にスワップできるようになり

ます。ただし、現在のピン割り当ては変更されません。




• LUT セル (get_cells)

値

• LOCK_PINS {I0:A6 I1:A5}: 1 つまたは複数のピンマッピングペア。論理ピンと物理ピンのペアを使用し

て、 LUT 論理ピンが LUT 物理ピンに割り当てられます。

° LOCK_PINS の値にはピンマッピングを順不同にリストでき、 HDL の場合はカンマで、 XDC の場合はホワ

イトスペースで区切ります。





° インスタンスピンの範囲は LUT1 の場合は I0、 LUT6 の場合は I0 から I5 までになります。物理ピンの範囲

は、 LUT6 の場合は A6 (最速) から A1 まで、 LUT5 の場合は A5 (最速) から A1 までになります。

ヒント : ISE でサポートされている ALL の値、または ALL を暗示する値なしは、 Vivado Design Suite ではサポートさ

れていません。すべてのピンをロックするには、各ピンを明示的に指定する必要があります。リストされていない

論理ピンは、デフォルトのマッピングで物理ピンにマップされます。

構文

Verilog 構文

LOCK_PINS の値は Verilog 属性として、インスタンシエートされた LUT セル (LUT6、 LUT5 など) に配置して割り当

てることができます。

次の例は、 LOCK_PINS を使用して、 I1 を A5 に、 I2 を A6 にピンマップし、 LUT_inst_0 という LUT セルに配置して

います。

(* LOCK_PINS = "I1:A5, I2:A6" *) LUT6 #(.INIT(64'h1) ) LUT_inst_0 (. ..

Verilog 例

module top ( i0, i1, i2, i3, i4, i5, o0); input i0; input i1; input i2; input i3; input i4; input i5; output o0;

(* LOCK_PINS = "I1:A5,I2:A6" *) LUT6 #( .INIT(64'h0000000000000001)) LUT_inst_0 (.I0(i0), .I1(i1), .I2(i2), .I3(i3), .I4(i4), .I5(i5), .O(o0));endmodule

VHDL 構文

LOCK_PINS の値は VHDL 属性として、インスタンシエートされた LUT セル (LUT6、 LUT5 など) に配置して割り当

てることができます。





次の例は、 LOCK_PINS を使用して、 I1 を A5 に、 I2 を A6 にピンマップし、 LUT_inst_0 という LUT セルに配置して

います。

attribute LOCK_PINS : string;attribute LOCK_PINS of LUT_inst_0 : label is "I1:A5, I2:A6";...

VHDL の例

entity top is port ( i0, i1, i2, i3, i4, i5 : in std_logic; o0 : out std_logic);end entity top;

architecture struct of top is

attribute lock_pins : string; attribute lock_pins of LUT_inst_0 : label is "I1:A5, I2:A6";

begin LUT_inst_0 : LUT6 generic map ( INIT => "1" ) port map ( I0 => i0, I1 => i1, I2 => i2, I3 => i3, I4 => i4, I5 => i5, O => o0 );end architecture struct;

XDC 構文

Vivado Design Suite で set_property という Tcl コマンドを使用し、 LUT セルに LOCK_PINS プロパティを設定できま

す。

set_property LOCK_PINS {pin pairs} [get_cells instance_name]

説明:

• instance_name には LUT セルが 1 つまたは複数入ります。

重要: XDC の場合は Tcl リスト構文に合わせるため、ピンペアをホワイトスペースで区切る必要がありますが、

HDL 構文の場合はカンマで値を区切る必要があります。

XDC の構文例

% set myLUT2 [get_cells u0/u1/i_365]% set_property LOCK_PINS {I0:A5 I1:A6} $myLUT2% get_property LOCK_PINS $myLUT2I0:A5 I1:A6% reset_property LOCK_PINS $myLUT2% set myLUT6 [get_cells u0/u1/i_768]





% set_property LOCK_PINS I0:A6 ; # mapping of I1 through I5 are dont-cares


• phys_opt_design

• route_design

関連項目








LOCK_UPGRADE以前のリリースで検証済みの IP をアップグレードするのは望ましくない場合があります。この場合、ブロックデザ

イン内の一部の IP のみを選択的にアップグレードすることが可能です。ただし、この機能には制限があるので、そ

れを理解しておく必要があります。このセクションでは、 IP を選択的にアップグレードする手順、必要条件、選択

的にアップグレードした場合の結果、およびこの機能の制限を説明します。

LOCK_UPGRADE プロパティをブロックデザインの特定のセルまたは IP を指定すると、それらのセルや IP がアッ

プグレードされないようにできます。

たとえば、前のリリースで IP を検証済みで、必要な出力ファイルがすべてあるので、最新バージョンの IP にアップ

グレードしないでそのままの内容で使用する場合などに指定します。 LOCK_UPGRADE プロパティを使用すると、

特定の IP をアップグレードされないようにできます。

ただし、この機能には制限があるので、それを理解しておく必要があります。このフローの要件については、

『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 27] の「ブロックデザインの IP を選択的にアップグレード」セクションを、制限については「ブロックデザインの IP を選

択的にアップグレードする際の制限」セクションを参照してください。




• ブロック図のセル (get_bd_cells)

値

• TRUE | 1: 指定したブロックデザインセルまたは IP をロックして、ブロックデザインの残りの部分の一部と

してアップグレードされないようにします。

• FALSE | 0: ブロックデザインセルをロックしません (デフォルト )。

構文


該当なし

XDC 構文

set_property LOCK_UPGRADE <TRUE | FALSE> [get_bd_cells cell_name]

XDC の例

set_property LOCK_UPGRADE 1 [get_bd_cells /axi_ethernet_0]






• IP のアップグレード





LUTNMLUTNM プロパティを使用すると、 2 つの特定の互換性がある LUT プリミティブに同じグループ名 (<group_name>) を割り当てることで、同じ LUT に配置できます。

LUT に使用可能な箇所が少ない場合、 Vivado 配置でデザインに問題なくフィットするように、 LUT インスタンスの

ペアが 1 つの LUT に自動的にまとめられることがあります。特定の LUT の LUTNM プロパティに DISABLED 値を使

用すると、 Vivado 配置プログラムでこれらがほかの LUT とまとめられないように設定することも可能です。これ

は、後続の ECO フローでプローブを変更できるようにデバッグ ILA および VIO コアで LUT がまとめられないよう

にするときに便利です。 ECO フローの詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 23] のこのセクションを参照してください。

HLUTNM と LUTNM の相違点

ヒント : HLUTNM と LUTNM の目的は類似しているので、同じ階層で使用される場合はそれぞれ異なる値を設定す

る必要があります。 LUTNM と HLUTNM の値が同じ LUT は Vivado の配線プログラムでまとめられるか、または値

に関して警告メッセージが表示されます。

• 異なる階層にある場合も含め、デザインのどこかに存在する 2 つの LUT コンポーネントをまとめるには、

LUTNM を使用します。

• 階層モジュールのインスタンスが複数デザインに含まれる場合は、 HLUTNM を使用して、その階層モジュール

の LUT コンポーネントをまとめます。

° HLUTNM は各階層に 1 つしか使用できません。




• CLB LUT セル (get_cells)

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug908-vivado-programming-debugging.pdf;a=xUsingVivadoECOFlowToReplaceExistingDebugProbes





値

• <group_name>: 同じ LUT6 サイトに指定の LUT を含めるときの名前を指定します。

• DISABLED: 配置プログラムで指定の LUT が別の LUT とまとめられないようにします。

構文

Verilog 構文

Verilog 属性は LUT のインスタンシエーション直前に配置します。 Verilog 属性は、同じ論理階層のペアで使用する必


(* LUTNM = "group_name" *)


// Designates state0_inst to be placed in same LUT6 as state1_inst// LUT5: 5-input Look-Up Table with general output (Mapped to a LUT6)(* LUTNM = "LUT_group1" *) LUT5 #( .INIT(32'ha2a2aea2) // Specify LUT Contents ) state0_inst ( .O(state_out[0]), // LUT general outpu .I0(state_in[0]), // LUT input .I1(state_in[1]), // LUT input .I2(state_in[2]), // LUT input .I3(state_in[3]), // LUT input .I4(state_in[4]) // LUT input ); // End of state0_inst instantiation // LUT5: 5-input Look-Up Table with general output (Mapped to a LUT6) // Virtex-7 // Xilinx HDL Language Template, version 2014.1 (* LUTNM = "LUT_group1" *) LUT5 #( .INIT(32'h00330073) // Specify LUT Contents ) state1_inst ( .O(state_out[1]), // LUT general output .I0(state_in[0]), // LUT input .I1(state_in[1]), // LUT input .I2(state_in[2]), // LUT input .I3(state_in[3]), // LUT input .I4(state_in[4]) // LUT input ); // End of state1_inst instantiation





VHDL 構文


attribute LUTNM : string;


attribute LUTNM of instance_name : label is "group_name";

説明:


• group_name は LUTNM プロパティに割り当てる名前です。

VHDL 属性は、同じ論理階層のペアで使用する必要があります。

VHDL の構文例

-- Designates state0_inst to be placed in same LUT6 as state1_instattribute LUTNM : string;attribute LUTNM of state0_inst : label is "LUT_group1";attribute LUTNM of state1_inst : label is "LUT_group1";begin -- LUT5: 5-input Look-Up Table with general output (Mapped to SLICEM LUT6)state0_inst : LUT5

generic map ( INIT => X"a2a2aea2") -- Specify LUT Contents port map ( O => state_out(0), -- LUT general output I0 => state_in(0), -- LUT input I1 => state_in(1), -- LUT input I2 => state_in(2), -- LUT input I3 => state_in(3), -- LUT input I4 => state_in(4) -- LUT input ); -- End of state0_inst instantiation -- LUT5: 5-input Look-Up Table with general output (Mapped to SLICEM LUT6) -- Virtex-7 -- Xilinx HDL Language Template, version 2014.1 State1_inst : LUT5 generic map ( INIT => X"00330073") -- Specify LUT Contents port map ( O => state_out(1), -- LUT general output I0 => state_in(0), -- LUT input I1 => state_in(1), -- LUT input I2 => state_in(2), -- LUT input I3 => state_in(3), -- LUT input I4 => state_in(4) -- LUT input ); -- End of state1_inst instantiation





XDC 構文

set_property LUTNM group_name [get_cells instance_name]

説明:

• group_name は LUTNM プロパティに割り当てる名前です。


XDC の構文例

# Designates state0_inst LUT5 to be placed in same LUT6 as state1_instset_property LUTNM LUT_group1 [get_cells U1/state0_inst]set_property LUTNM LUT_group1 [get_cells U2/state1_inst]

ディスエーブルにする XDC の例

set_property LUTNM "DISABLED" [get_cells -of \[get_pins -leaf -filter DIRECTION==IN -of [get_pins ila_0/probe*]]]


• link_design

• place_design

関連項目

223 ページの「HLUTNM」





LUT_REMAPopt_design -remap オプションを使用すると、複数の LUT を 1 つの LUT にまとめてロジックの深さを削減でき

ます。リマップ最適化では、異なる論理レベルにある LUT を 1 つの LUT に統合することもできます。

リマップされたロジックは、ロジックコーンの最もダウンストリームの LUT に統合されます。

LUT_REMAP プロパティをシーケンシャルな LUT ペアに適用すると、 LUT を選択的にリマップして、 opt_design でそれらを 1 つの LUT に統合されるようにできます。LUT のチェーンに対して LUT_REMAP プロパティを設定する

と、可能な限りロジックレベル数が削減されます。

ヒント : LUT_REMAP プロパティを FALSE に設定しても、 opt_design を -remap オプションを指定して実行した

場合はリマップは実行されます。 LUT がリマップされないようにするには、 DONT_TOUCH プロパティの値を TRUE に設定してください。


さい。




• LUT セル (get_cells)

値

• TRUE | 1

° opt_design -remap を実行した場合は、 LUT_REMAP プロパティの値が TRUE でも効果はありません。

° opt_design -remap を実行しない場合は、セルの LUT_REMAP プロパティの値が TRUE に設定されてい

ると、 opt_design 中にこれらのセルに対してのみ LUT リマップが実行されます。

• FALSE | 0: この設定でも LUT のリマップは阻止されないので、効果はありません。

構文


該当なし

XDC 構文

set_property LUT_REMAP <value> <objects>

XDC の構文例

次のコマンドを使用すると、 LUT プロパティを特定の LUT プリミティブに割り当てられます。






set_property LUT_REMAP 1 [get_cells usbEngine*/* -filter {ref_name =~ LUT*}]



関連項目

154 ページの「CARRY_REMAP」


284 ページの「MUXF_REMAP」





LVDS_PRE_EMPHASISUltraScale では、伝送ラインで高周波ロスが発生する高周波信号のシグナルインテグリティを改善するため、

LVDS_PRE_EMPHASIS プロパティが使用されます。

LVDS トランスミッターのプリエンファシスは、特定の I/O 規格をインプリメントするドライバーの伝送ラインロス

を補うため、信号遷移で電圧をブーストします。 DDR4 HP I/O バンクおよび LVDS TX HP/HR I/O バンクのプリエン

ファシスは、シンボル間の干渉を低減し、伝送ラインロスの影響を最低限に抑えるために使用できます。

ヒント : トランスミッターのプリエンファシスは、レシーバーの「EQUALIZATION」と組み合わせると、全体的なシ

グナルインテグリティを向上できます。

トランスミッターのプリエンファシスは、レシーバー側のシグナルインテグリティにも重要です。プリエンファシ

スにより信号エッジレートが上がり、周辺信号のクロストークも増加します。

プリエンファシスの影響は伝送ライン特性に依存しているため、影響が最小限であることを確認するにはシミュ

レーションが必要です。エンファシスが大き過ぎると、信号の質は改善されるよりむしろ悪化する可能性がありま

す。

LVDS_PRE_EMPHASIS=TRUE および LVDS_PRE_EMPHASIS=FALSE を使用すると、 2 つの異なる I/O 規格になり、 1 つの I/O バンクに配置できなくなるので、 report_drc 中に次の配置デザインルール違反が発生する可能性があり

ます。

ERROR: [DRC 23-20] Rule violation (DIFFSTDLIMIT-1) Too many true differential output standards in bank.





値

• TRUE: 差動入力および双方向バッファーのプリエンファシスをイネーブルにし、 LVDS I/O をインプリメントし

ます。 TRUE に設定する場合は、 TX_BITSLICE の ENABLE_PRE_EMPHASIS プロパティも TRUE に設定する必


• FALSE: プリエンファシスをイネーブルにしません (デフォルト )。

構文


該当なし





XDC 構文

XDC ファイルでは LVDS_PRE_EMPHASIS 属性を次のような構文で使用します。

set_property LVDS_PRE_EMPHASIS <TRUE|FALSE> [get_ports port_name]

説明:

• set_property LVDS_PRE_EMPHASIS は、トランスミッターでプリエンファシスをイネーブルにします。

• port_name は差動バッファーに接続される出力ポートまたは双方向ポートです。

関連項目 203 ページの「EQUALIZATION」

306 ページの「PRE_EMPHASIS」





MARK_DEBUGハードウェアデバッグ用に合成中にネットを保持するようにするには、 MARK_DEBUG を使用すると、最適化によ

り指定信号の名前が削除されてしまったり、変更されたりする可能性を防ぐことができます。 MARK_DEBUG が設

定されている信号の値は、ハードウェアデバッグ中に簡単に監視できます。

MARK_DEBUG では、「DONT_TOUCH」、「KEEP」、または「KEEP_HIERARCHY」プロパティ同様に最適化が実行

されないようにします。また、デバッグにマークされている信号に接続されている階層モジュールの最適化にも影

響します。このプロパティで解析およびデバッグがしやすくなりますが、最適化が制限されるので、デザインが大

きく、遅くなってしまうことがあります。このため、 MARK_DEBUG は、デザインのタイミングクリティカルなエ

リアには慎重に使用してください。また、デザインの同期ポイントにのみ適用して、エリアと消費電力の増加およ

びタイミングクロージャへの影響を抑えるようにしてください。

重要: 信号自体はデバッグにマークされていないが、この信号が接続されている階層モジュールがデバッグにマーク

されている信号に接続されている場合に最適化に影響してしまう場合があります。

ほとんどの場合でデバッグするネットを階層またはセルのピンで識別しますが、 MARK_DEBUG プロパティはネッ

トに割り当てる必要があります。このため、 MARK_DEBUG は get_nets および get_pins コマンドの両方を使用

して割り当てることを推奨します。

set_property MARK_DEBUG true [get_nets –of [get_pins hier1/hier2/<flop_name>/Q]]

これでネットの名前または名前の変更にかかわらず、特定のピンに接続されているネットに MARK_DEBUG プロパ

ティを割り当てることができます。




• ネット (get_nets)

° 内部配列にアクセス可能なネットすべて。

注記: 一部のネットには、専用接続があるなど、デバッグ目的で監視できないものがあります。

値

• TRUE: デバッグ中に使用する信号を保持します。

• FALSE: 信号を保持しません (デフォルト )。





構文

Verilog 構文

この属性を設定するには、適切な Verilog 属性構文を最上位出力ポート宣言の前に配置します。

(* MARK_DEBUG = "{TRUE|FALSE}" *)


// Marks an internal wire for debug in Vivado hardware manager(* MARK_DEBUG = "TRUE" *) wire debug_wire,

VHDL 構文


attribute MARK_DEBUG : string;


attribute MARK_DEBUG of signal_name : signal is “{TRUE|FALSE}”;

説明:

• signal_name は内部信号です。

VHDL の構文例

signal debug_wire : std_logic;attribute MARK_DEBUG : string;-- Marks an internal wire for debug in Vivado hardware managerattribute MARK_DEBUG of debug_wire : signal is “TRUE”;

XDC 構文

set_property MARK_DEBUG value [get_nets <net_name>]

<net_name> は信号名です。

XDC の構文例

# Marks an internal wire for debugset_property MARK_DEBUG TRUE [get_nets debug_wire]


• synth_design

• opt_design

• place_design

• Vivado ハードウェアマネージャー





関連項目








MAX_FANOUTMAX_FANOUT は、 Vivado 合成でレジスタおよび信号のファンアウトの制限を設定します。この設定値を超えた場

合は、ドライバーを複製する必要があります。値は整数で指定します。

MAX_FANOUT は、グローバル合成オプション -fanout_limit のデフォルト値よりも優先されます。デフォルト

の制限値は、 [Tools] → [Settings] コマンドで表示される [Synthesis] ページ、または synth_design コマンドの -fanout_limit オプションを使用して設定できます。

重要: MAX_FANOUT 属性は、 Vivado 合成中に適用されます。 -fanout_limit はツールのガイドラインとしてのみ

使用され、厳密に適用されるわけではありません。ファンアウトを厳密に制御する必要がある場合は、

MAX_FANOUT を使用してください。 MAX_FANOUT は、 -fanout_limit オプションとは異なり、制御信号にも

適用されます。 -fanout_limit オプションは制御信号 (セット、リセット、クロックイネーブルなど) には適用さ

れないので、これらの信号を複製する必要がある場合は MAX_FANOUT を使用してください。

この属性は、レジスタおよび組み合わせ信号にのみ機能します。指定のファンアウト制限を超えないようにするた

め、 Vivado 合成で組み合わせ信号を駆動するレジスタまたはドライバーが複製されます。この属性は RTL または XDC で設定できます。

MAX_FANOUT は、配置最適化中に、ファンアウトの大きいネットを駆動するレジスタや、ロードが離れて配置さ

れているネットを駆動するレジスタ、 MAX_FANOUT プロパティ値が満たされていないネットなどを配置で複製で

きる場合にも適用されます。ファンアウト最適化は配置フローの早期に実行され、詳細な配置が開始される前にパ

スのタイミングがクリティカルになる可能性が低減されます。

MAX_FANOUT 値がネットの実際のファンアウトよりも小さい場合は、ネットを複製するかどうかは評価されます

が、タイミングが改善しない場合は最適化は実行されません。複製後のファンアウトが必ずしも MAX_FANOUT 制約の値になるとは限りません。

アーキテクチャ


適用可能エレメント

• RTL のレジスタおよび組み合わせ信号および合成済みデザインのネットオブジェクト。

値

• <Integer>: ファンアウトの最大数を指定します。この値を超えたときにドライバーが複製されます。

構文

Verilog 構文

信号

(* max_fanout = 50 *) reg sig1;

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug835-vivado-tcl-commands.pdf;a=xsynth_design





VHDL 構文

signal sig1 : std_logic;

attribute max_fanout : integer;

attribute max_fanout of sig1: signal is 50;

XDC 構文

set_property MAX_FANOUT <number> [get_nets -hier <net_name>]


• synth_design

• place_design





MUXF_REMAPopt_design -muxf_remap オプションを使用すると、 MUXF7、 MUXF8、および MUXF9 プリミティブが LUT3 に変換されて、配線の密集が削減できます。

このプロパティは、 LUT_REMAP プロパティと同様に動作します。 MUXF* で true に設定されると、 opt_design 中に MUX リマップ最適化が自動的にトリガーされ、これらのセルが LUT3 にマップされます。

LUT_REMAP プロパティとの違いは、 MUXF_REMAP プロパティを FALSE にして各 MUXF セルに設定すると、

-muxf_remap 最適化の範囲を制限することもできる点です。 MUXF でこのプロパティを FALSE に設定すると、

opt_design -muxf_remap コマンドを実行したときに、それらの MUXF セルは LUT3 にマップされません。


さい。




• MUXF セル (get_cells)

値

• TRUE | 1

° opt_design -mux_remap を実行する場合は、 MUXF_REMAP プロパティの値が TRUE でも効果はあり

ません。

° opt_design -mux_remap を実行しない場合は、セルの MUXF_REMAP プロパティの値が TRUE に設定

されていると、 opt_design 中にこれらのセルに対してのみ MUX リマップが実行されます。

• FALSE | 0

° opt_design -mux_remap を実行する場合は、 MUXF_REMAP プロパティの値が FALSE に設定されてい

ると、指定した MUX はリマップされません。

° opt_design -mux_remap を実行しない場合は、 MUXF_REMAP プロパティの値が FALSE でも効果はあ

りません。

構文


該当なし

XDC 構文

set_property MUXF_REMAP <value> <objects>






XDC の構文例

次の例の場合、指定した MUXF プリミティブに MUXF_REMAP プロパティに FALSE を指定して、 opt_design

-mux_remap コマンドが使用される際にこれらのセルがリマップされないようになります。

set_property MUXF_REMAP 0 [get_cells -hier \-filter {name =~ cpu* && ref_name =~ MUXF*}]



関連項目

154 ページの「CARRY_REMAP」

275 ページの「LUT_REMAP」





ODTODT (On-Die Termination) プロパティは、サポートされている I/O 規格の DCI (digitally controlled impedance) および非 DCI バージョンの両方に対し、 ODT の値を定義するのに使用します。外部抵抗の代わりに ODT を使用する利点は、

レシーバー側のスタブを完全に除去することでシグナルインテグリティが改善される点です。

重要: 7 シリーズ FPGA の場合、キャリブレーションされない終端を指定するには、 ODT の代わりに「IN_TERM」を使用します。

ODT は、 HSTL、 SSTL、 POD、および HSUL 規格の入力で分割終端またはシングル終端をサポートしています。 I/O バンクの VCCO は、予期どおりの動作を得るため、 ODT 属性に合わせた電圧レベルに接続しておく必要があります。

特定 I/O 規格に必要な VCCO レベルに関しては、『UltraScale アークテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 8] を参照してください。

パラレル終端をサポートする I/O 規格の場合は、 DCI は VCCO/2 の電圧レベルのテブナン等価抵抗または分割終端抵

抗を作成します。 POD および HSUL 規格の場合は、 DCI は VCCO 電圧レベルのシングル終端をサポートしています。

終端抵抗の正確な値は ODT の値によって決まります。分割抵抗の DCI に使用可能な ODT 値は、 RTT_40、 RTT_48、RTT_60、 RTT_NONE です。

注記: DCI はハイパフォーマンス (HP) I/O バンクでのみ使用可能です。ハイレンジ (HR) I/O バンクでは DCI はサ

ポートされていません。

HR および HP の I/O バンクの両方で、オプションのキャリブレーションなしオンチップ分割終端機能があります。

この機能を使用すると、 HSTL および SSTL 規格のターゲット抵抗値の 2 倍の抵抗値を持つ 2 つの内部抵抗を使用し

てテブナン等価回路を作成できます。また、 POD および HSUL の I/O 規格には、キャリブレーションなしのオン

チップシングル終端機能を使用できます。終端は常に入力付けられ、また出力バッファーがトライステートになっ

ている場合は双方向ポートに付けられます。 DCI ベースの I/O 規格を使用することにより、デザインで DCI または

キャリブレーションなしの終端のどちらが使用されるかが決まります。 DCI とキャリブレーションなしの両方の I/O 規格で、終端抵抗の値は ODT 属性によって決まります。

トライステート分割終端 DCI は VRN および VRP ピンの外部基準抵抗に対してキャリブレーションされるのに対し

て、 ODT プロパティではキャリブレーションされない分割終端オプションが使用されます。このオプションでは、

温度、プロセス、電圧の変動を補正するキャリブレーションがない内部抵抗が使用されます。









° 入力および双方向バッファーに接続されているもの。

値

• RTT_40

• RTT_48

• RTT_60

• RTT_120

• RTT_240

• RTT_NONE

注記: 使用可能な I/O 規格およびコンフィギュレーションすべてに対し、すべての値が使用できるわけではあり

ません。

構文


該当なし

XDC 構文

XDC ファイルでは ODT 属性を次のような構文で使用します。

set_property ODT <VALUE> [get_ports port_name]

説明:

• set_property ODT は ODT をイネーブルにします。

• <value> には指定の IOSTANDARD に対しサポートされている ODT 値の 1 つが入ります。


関連項目

229 ページの「IN_TERM」






OFFSET_CNTRLレシーバーオフセット制御である OFFSET_CNTRL は、プロセス変動を補正するため、 UltraScale デバイスで一部の I/O 規格に対し使用できます。 OFFSET_CNTRL はハイパフォーマンス (HP) I/O にのみ割り当てることができます。

I/O 規格のサブセットの場合、 HP I/O バンクで、 ±35 mV までのプロセス変動が原因で発生する入力バッファーのオ

フセットをキャンセルするオプションが UltraScale アーキテクチャにはあります。

この機能は入力および双方向バッファープリミティブに対し使用できます。

オフセットキャリブレーションでは、ユーザーのインターコネクトロジックデザインに制御ロジックを構築するこ

とが求められます。詳細は、『UltraScale アークテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 8] を参照

してください。





° 最上位ポート

値

OFFSET_CNTRL 属性に使用できる値は次のとおりです。

• CNTRL_NONE: オフセットキャンセルをイネーブルにしません (デフォルト )。

• FABRIC: 任意の I/O バンクでオフセットキャンセルを実行します。

重要: オフセットキャンセルを実行するには、デバイスにオフセット制御回路が必要です。





構文


該当なし

XDC 構文

XDC ファイルでは OFFSET_CNTRL 属性を次のような構文で使用します。

set_property OFFSET_CNTRL <value> [get_ports port_name]

説明:

• set_property OFFSET_CNTRL はオフセットキャンセル機能をイネーブルにします。

• <value> には有効な OFFSET_CNTRL 値のいずれかが入ります。

• port_name は接続されている入力または双方向ポートです。


• 配置

• 配線





PACKAGE_PINPACKAGE_PIN では、デバイスの物理的なパッケージピンへの論理デザインの最上位ポートの割り当てまたは配置

を定義ます。

推奨: デバイスパッケージの物理的ピンに I/O ポートを割り当てるには、LOC ではなく PACKAGE_PIN プロパティを

使用します。ターゲットザイリンクス FPGA のデバイスリソースにロジックセルを割り当てるには、 LOC プロパ

ティを使用します。





° 最上位ポート

値

パッケージピン名

構文

Verilog 構文

Verilog 属性をポート宣言の直前に配置します。

(* PACKAGE_PIN = "pin_name" *)


// Designates port CLK to be placed on pin B26(* PACKAGE_PIN = "B26" *) input CLK;

VHDL 構文


attribute PACKAGE_PIN : string;


attribute PACKAGE_PIN of port_name : signal is "pin_name";

VHDL の構文例

-- Designates CLK to be placed on pin B26attribute PACKAGE_PIN of CLK : signal is "B26";





XDC 構文

set_property PACKAGE_PIN pin_name [get_ports port_name]

XDC の構文例

# Designates CLK to be placed on pin B26set_property PACKAGE_PIN B26 [get_ports CLK]


• ピンプランニング

• place_design

関連項目






PATH_MODEPATH_MODE は、ファイルを見つける際またはパスベースの制約またはプロパティを読み出す際に Vivado Design Suite でパスをどのように処理するかを決定するプロパティです。

Vivado Design Suite は、プロジェクトのすべてのファイル、およびファイルとディレクトリを参照するほとんどのプ

ロパティに対して、ファイルまたはディレクトリへの相対パスと絶対パスの両方を格納および保持しようとします。

プロジェクトを開くと、これらのパスを使用してファイルおよびディレクトリが検索されます。デフォルトでは、

パスを検索するのにまず相対パスが使用され、その後に絶対パスが使用されます。 PATH_MODE プロパティを使用

すると、 Vivado ツールでの指定したオブジェクトのファイルパスまたはプロパティの処理方法を変更できます。

ヒント : 一部のパスでは、特に Windows でパスのドライブが異なる場合、 Vivado では相対パスが保持できません。こ

れらの場合、絶対パスのみが格納されます。

RelativeFirst または AbsoluteFirst 設定を使用する場合、オブジェクトの検索に代替パスまたは 2 つ目のパスを使用す

る必要があるときに Vivado ツールで警告が表示されます。




• ソースファイル (get_files)

値

• RelativeFirst: プロジェクトまでの相対パスを使用してファイルを見つけます。このパスを使用してファイ

ルを見つけることができない場合は、絶対パスを使用します。これは、デフォルトの値で、ほとんどの場合に

適した方法です。

• AbsoluteFirst: 絶対パスを使用してファイルを見つけます。ファイルを見つけることができない場合は、相

対パスを使用します。 AbsoluteFirst または AbsoluteOnly は、ファイルが決まったリポジトリに格納されている場

合 (たとえば、デザイングループまたは企業内全員で使用される標準的なファイル) や IP のライブラリに向いて

います。

• RelativeOnly: 相対パスのみを使用してファイルを見つけます。ファイルを見つけることができない場合は、

それを示すメッセージが表示され、ファイルが存在しないものとして処理されます。 RelativeOnly または AbsoluteOnly 設定は、同じファイル名のファイルが複数あり、正しいファイルを必ず見つける必要のある場合

に向いています。

• AbsoluteOnly: 絶対パスのみを使用してファイルを見つけます。ファイルを見つけることができない場合は、

それを示すメッセージが表示され、ファイルが存在しないものとして処理されます。





構文


該当なし

XDC 構文

set_property PATH_MODE AbsoluteFirst [get_files *IP/*]


• プロジェクト管理およびファイルの位置





PBLOCKPBLOCK は Vivado Design Suite で Pblock に割り当てられるセルに設定する読み取り専用のプロパティです。

Pblock とはセルの集合体で、 1 つまたは複数の長方形のエリア/領域を指し、このエリアで Pblock に含められるデバ

イスリソースを指定します。 Pblock は、関連ロジックをグループにまとめて、ターゲットデバイスのある領域にそ

れを割り当てるため、フロアプランニング中に使用されます。デザインのフロアプランニングでの Pblock の使用に

関する詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 22] を参照してください。

Pblock は create_pblock Tcl コマンドを使用して作成し、 add_cells_to_pblock コマンドを使用してセルに追

加します。次のコードで Pblock を定義します。

create_pblock Pblock_usbEngineadd_cells_to_pblock [get_pblocks Pblock_usbEngine] [get_cells -quiet [list usbEngine1]]resize_pblock [get_pblocks Pblock_usbEngine] -add {SLICE_X8Y105:SLICE_X23Y149}resize_pblock [get_pblocks Pblock_usbEngine] -add {DSP48_X0Y42:DSP48_X1Y59}resize_pblock [get_pblocks Pblock_usbEngine] -add {RAMB18_X0Y42:RAMB18_X1Y59}resize_pblock [get_pblocks Pblock_usbEngine] -add {RAMB36_X0Y21:RAMB36_X1Y29}

1 行目は Pblock を作成し、それに名前を指定します。

2 行目は Pblock にロジックセルを割り当てます。この場合、指定の階層モジュールにあるセルがすべて Pblock に割

り当てられます。特定の Pblock に割り当てられたセルには PBLOCK プロパティが割り当てられます。

後続のコマンド resize_pblock は、 Pblock 内に含まれるデバイスリソースの範囲を指定して、 Pblock のサイズを

定義します。 Pblock には、 SLICE/CLB、 DSP48、 RAMB18、 RAMB36 という 4 つのデバイスリソースタイプのグ

リッドに分かれています。これらのタイプに当てはまらないロジックは、デバイスの任意の位置に配置できます。

特定の階層レベルにブロック RAM のみを制約するには、それ以外の Pblock グリッドをディスエーブルにします (または単に定義しない)。

上記の Tcl コマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照して

ください。





値

• <NAME>: セルが割り当てられる Pblock の名前を指定します。この Pblock 名は、 create_pblock コマンドで Pblock を作成するときに定義します。





構文


該当なし

XDC 構文

Pblock は、次の Tcl コマンドを使用して、 XDC ファイルまたはデザインで直接定義できます。

create_pblock <pblock_name>

XDC の例

次のコードで Pblock を定義します。

create_pblock Pblock_usbEngineadd_cells_to_pblock [get_pblocks Pblock_usbEngine] [get_cells -quiet [list usbEngine1]]resize_pblock [get_pblocks Pblock_usbEngine] -add {SLICE_X8Y105:SLICE_X23Y149}resize_pblock [get_pblocks Pblock_usbEngine] -add {DSP48_X0Y42:DSP48_X1Y59}resize_pblock [get_pblocks Pblock_usbEngine] -add {RAMB18_X0Y42:RAMB18_X1Y59}resize_pblock [get_pblocks Pblock_usbEngine] -add {RAMB36_X0Y21:RAMB36_X1Y29}



• place_design

関連項目


178 ページの「CONTAIN_ROUTING」


207 ページの「EXCLUDE_PLACEMENT」





POST_CRCPOST_CRC は、コンフィギュレーションロジックの巡回冗長検査 (CRC) というエラー検出機能のオン/オフを設定

し、コンフィギュレーションメモリへの変更があれば通知されるようにします。この機能は、 7 シリーズ FPGA でのみサポートされます。詳細は、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470) [参照 1] を参


ヒント : 代わりに、すべてのアーキテクチャでザイリンクス Soft Error Mitigation (SEM) IP を使用することを推奨しま

す。この IP では、 SEU (Single Event Upset) 検出および修正の実行が自動化されます。詳細は、『Soft Error Mitigation Controller LogiCORE IP 製品ガイド』 (PG036) [参照 28] を参照してください。

POST_CRC プロパティをイネーブルにすると、ビットストリームにあらかじめ計算された CRC 値が生成されます。

コンフィギュレーションデータフレームが読み込まれると、デバイスはコンフィギュレーションデータパケット

から CRC 値を計算します。コンフィギュレーションデータフレームの読み込みが終了すると、コンフィギュレー

ションビットストリームはデバイスに対し Check CRC 命令を出力し、それに続いてあらかじめ計算された CRC 値が

出力されます。デバイスにより計算された CRC 値がビットストリームの CRC の予期値に一致しないと、デバイス

は INIT_B を Low にし、コンフィギュレーションを中止します。

CRC がディスエーブルの場合、 CRC 値の代わりに定数値がビットストリームに挿入され、デバイスで CRC 値は算

出されません。





° 現在のインプリメント済みのデザイン。

値

• DISABLE: Post CRC チェック機能をディスエーブルにします (デフォルト )。

• ENABLE: Post CRC チェック機能をイエーブルにします。

構文


該当なし

XDC 構文

set_property POST_CRC ENABLE | DISABLE [current_design]





XDC の構文例

set_property POST_CRC Enable [current_design]


• write_bitstream

• launch_runs

関連項目

298 ページの「POST_CRC_ACTION」

300 ページの「POST_CRC_FREQ」

302 ページの「POST_CRC_INIT_FLAG」

304 ページの「POST_CRC_SOURCE」





POST_CRC_ACTION POST_CRC_ACTION はコンフィギュレーションロジック CRC エラー検出モードに使用されます。このプロパティ

は、 CRC の不一致が検出されたときのデバイスの対処方法を決めるもので、その対処方法には、エラー訂正、操作

実行、コンフィギュレーション停止があります。この機能は、 7 シリーズ FPGA でのみサポートされます。詳細は、

『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470) [参照 1] を参照してください。



リードバック中、シンドロームビットは毎フレーム計算されます。シングルビットエラーが検出されると、リード

バックはすぐに中止されます。 POST_CRC_ACTION を使用して訂正を有効にしている場合は、リードバック CRC ロジックによりシングルビットエラーが訂正されます。エラーのあるフレームは再度リードバックされ、シンド

ローム情報を使用して、エラービットが修正されてフレームに戻されます。 POST_CRC_ACTION が Correct_And_Continue に設定されている場合は、リードバックロジックが最初のアドレスから再開始します。

Correct_And_Halt に設定されている場合は、リードバックロジックは訂正後に停止します。

このプロパティは、「POST_CRC」が ENABLE に設定されている場合にのみ使用できます。






値

• HALT: CRC の不一致が検出されると、ビットストリームのリードバック、比較 CRC の計算、そしてあらかじめ

計算された CRC との比較が中止になります。

• CONTINUE: CRC の比較により CRC の不一致が検出されると、ビットストリームのリードバック、比較 CRC の計算、あらかじめ計算された CRC との比較は続行します。

• CORRECT_AND_CONTINUE: CRC の比較により CRC の不一致が検出されると、それは訂正され、ビットスト

リームのリードバック、比較 CRC の計算、あらかじめ計算された CRC との比較は続行します。

• CORRECT_AND_HALT: CRC の不一致が検出されると、それは訂正され、ビットストリームのリードバック、比

較 CRC の計算、あらかじめ計算された CRC との比較は中止になります。

構文


該当なし





XDC 構文

set_property POST_CRC_ACTION <VALUE> [current_design]

説明:

• <VALUE> には POST_CRC_ACTION プロパティで使用可能な値の 1 つが入ります。

XDC の構文例

set_property POST_CRC_ACTION correct_and_continue [current_design]


• write_bitstream

• launch_runs

関連項目

296 ページの「POST_CRC」








POST_CRC_FREQPOST_CRC_FREQ は、現在のデザインに対し、コンフィギュレーション CRC チェックが実行するときに使用する周

波数を設定します。この機能は、 7 シリーズ FPGA でのみサポートされます。詳細は、『7 シリーズ FPGA コンフィ

ギュレーションユーザーガイド』 (UG470) [参照 1] を参照してください。



このプロパティは、「POST_CRC」が ENABLE に設定されている場合にのみ使用できます。 POST_CRC プロパティを

イネーブルにすると、ビットストリームのあらかじめ計算されている値と、コンフィギュレーションメモリセルを

リードバックすることで計算される内部 CRC 値を周期的に比較できるようになります。

POST_CRC_FREQ は、リードバックの周波数を MHz で定義し、デフォルト値は 1 MHz です。






値

• MHz で周波数を定数で指定します。使用できる値は次のとおりです。

° 1、 2、 3、 6、 13、 25、 50

° デフォルト = 1 MHz

構文


該当なし





XDC 構文

set_property POST_CRC_FREQ <VALUE> [current_design]

説明:

• <VALUE> には POST_CRC_FREQ プロパティで使用可能な値の 1 つが入ります。

XDC の構文例

set_property POST_CRC_FREQ 50 [current_design]


• write_bitstream

• launch_runs

関連項目









POST_CRC_INIT_FLAGPOST_CRC_INIT_FLAG は、 SEU (Single Event Upset) エラー信号の出力として INIT_B ピンをイネーブルにするかど

うかを決定します。この機能は、 7 シリーズ FPGA でのみサポートされます。詳細は、『7 シリーズ FPGA コンフィ

ギュレーションユーザーガイド』 (UG470) [参照 1] を参照してください。



エラーコンディションは常に FRAME_ECC サイトから出力されます。ただし、 POST_CRC_INIT_FLAG がイネーブ

ルになっている場合 (デフォルト )、 CRC エラーが発生すると INIT_B ピンでもエラーがフラグされます。

このプロパティは、「POST_CRC」が ENABLE に設定されている場合にのみ使用できます。






値

• DISABLE: INIT_B ピンを使用せず、 FRAME_ECC サイトが CRC エラー信号のソースになります。

• ENABLE: INIT_B ピンはイネーブルになり、これが CRC エラー信号のソースになります (デフォルト )。

構文


該当なし

XDC 構文

set_property POST_CRC_INIT_FLAG ENABLE | DISABLE [curent_design]

XDC の構文例

set_property POST_CRC_INIT_FLAG Enable [current_design]


• write_bitstream





• launch_runs

関連項目









POST_CRC_SOURCEPOST_CRC_SOURCE は、コンフィギュレーションメモリへの変更通知用にコンフィギュレーションロジック CRC のエラー検出機能が使用されるときの、 CRC 値のソースを指定します。この機能は、 7 シリーズ FPGA でのみサ

ポートされます。詳細は、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470) [参照 1] を参照して

ください。



このプロパティは、「POST_CRC」が ENABLE に設定されている場合にのみ使用できます。 POST_CRC プロパティを

イネーブルにすると、ビットストリームにあらかじめ計算された CRC 値が生成されます。コンフィギュレーションデータフレームが読み込まれると、デバイスはコンフィギュレーションデータパケットから CRC 値を計算します。

POST_CRC_SOURCE プロパティは、 CRC の予期値があらかじめ計算された値によるものなのか、または最初のリー

ドバックのコンフィギュレーションデータから得られるものなのかを定義します。






値

• PRE_COMPUTED: ビットストリームから CRC 値を決定します。

• FIRST_READBACK: この後繰り返されるリードバックでの比較用に、最初のリードバックから実際の CRC 値を

取得します。

構文


該当なし





XDC 構文

set_property POST_CRC_SOURCE FIRST_READBACK | PRE_COMPUTED [current_design]

XDC の構文例

set_property POST_CRC_SOURCE PRE_COMPUTED [current_design]


• write_bitstream

• launch_runs

関連項目









PRE_EMPHASISPRE_EMPHASIS プロパティは、伝送ラインで高周波ロスが発生する高周波信号のシグナルインテグリティを改善す

るために使用します。トランスミッタープリエンファシス (PRE_EMPHASIS) 機能により、特定の I/O 規格の信号ド

ライバーにプリエンファシスを使用できるようになります。

ヒント : トランスミッターのプリエンファシスは、レシーバーの「EQUALIZATION」と組み合わせると、全体的なシ

グナルインテグリティを向上できます。

理想的な信号は、周波数のシンボル間隔内でロジック遷移を実行します。ただしロスの多い伝送ラインではシンボ

ル間隔が長くなる可能性があります。伝送ラインロスを踏まえ、プリエンファシスは遷移で電圧ゲインを提供しま

す。周波数ドメインでは、プリエンファシスによりデータストリームの各遷移で高周波が引き上げられます。

プリエンファシスの選択は、レシーバー側のシグナルインテグリティにも重要です。プリエンファシスにより信号

エッジレートが上がり、周辺信号のクロストークも増加します。

プリエンファシスのクロストークおよび信号不連続性の影響は伝送ライン特性に依存しているため、影響が最小限

のものであることを確認するにはシミュレーションが必要です。エンファシスが大き過ぎると、信号の質は改善さ

れるよりむしろ悪化する可能性があります。


UltraScale アーキテクチャ。



値

PRE_EMPHASIS 属性に使用できる値は次のとおりです。

• RDRV_240: プリエンファシスをイネーブルにします。イネーブルにする場合は、 TX_BITSLICE の ENABLE_PRE_EMPHASIS プロパティも TRUE に設定する必要があります。

• RDRV_NONE: トランスミッターのプリエンファシスをイネーブルにしません (デフォルト )。

構文


該当なし

XDC 構文

XDC ファイルでは PRE_EMPHASIS 属性を次のような構文で使用します。

set_property PRE_EMPHASIS value [get_ports port_name]





説明:

• set_property PRE_EMPHASIS は、トランスミッターでプリエンファシスをイネーブルにします。

• port_name は差動バッファーに接続される出力ポートまたは双方向ポートです。

関連項目 203 ページの「EQUALIZATION」

277 ページの「LVDS_PRE_EMPHASIS」





PROCESSING_ORDERPROCESSING_ORDER プロパティは、 Vivado Design Suite で XDC ファイルが処理される順序を設定します。

PROCESSING_ORDER に指定できる値は、 EARLY、 NORMAL、 LATE のいずれかです。

デフォルトでは、まず Vivado Design Suite で IP コアの XDC ファイルが読み込まれ、次に最上位デザインの制約ファ

イルセットに定義されているユーザー XDC ファイルが読み込まれます。この順序で処理すると、 IP コアに必要な制

約を IP に定義し、後で処理されるユーザー制約でこれらの IP 制約を上書きできます。詳細は、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 19] のこのセクションを参照してください。

制約ファイルのデフォルトの処理順序は次のとおりです。

1. EARLY とマークされているユーザー制約

2. EARLY とマークされている IP 制約 (デフォルト )

3. NORMAL とマークされているユーザー制約

4. LATE とマークされている IP 制約 (クロック依存関係を含む)

5. LATE とマークされているユーザー制約

共通の PROCESSING_ORDER が設定されているユーザー制約ファイルは、制約セットに定義されている順序で処理

されます。つまり Vivado IDE に表示されている順序で処理されます。 Vivado IDE でファイルのコンパイル順序を変

更するか、 reorder_files コマンドを使用すると、このファイルの処理順序を変更できます。




• 制約ファイル、 XDC または Tcl (get_files)

値

• EARLY: ほかの制約ファイルよりも先に、このファイルを処理します。

• NORMAL: EARLY に設定されているファイルの後、 LATE に設定されているファイルの前に、このファイルを処

理します (デフォルト )。

• LATE: ほかの制約ファイルの後に、このファイルを処理します。

構文


該当なし

XDC 構文

set_property PROCESSING_ORDER {EARLY | NORMAL | LATE} [get_files <filename>]

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug903-vivado-using-constraints.pdf;a=xOrderingYourConstraints





説明:

• <filename> は XDC または Tcl ファイルの名前になります。

XDC の構文例

set_property PROCESSING_ORDER EARLY [get_files char_fifo_ooc.xdc]


• 合成






PROHIBITPROHIBIT は、 BEL または SITE を配置に使用できないように指定します。

ヒント : RAMB18 サイトに PROHIBIT を使用しても、 RAMB36 の配置は禁止されません。同様に、 RAMB36 サイト

に PROHIBIT を使用しても、 RAMB18 の配置は禁止されません。




• SITE (get_sites)

• BEL (get_bels)

値

• TRUE (または 1): 指定した BEL または SITE が配置中に使用されないようにします。

構文


該当なし

XDC 構文

set_property PROHIBIT 1 [get_sites site]

XDC の構文例

# Prohibit the use of package pin Y32set_property prohibit 1 [get_sites Y32]



• place_design





PULLDOWN重要: PULLDOWN プロパティはサポートされなくなりました。「PULLTYPE」に置き換えてください。

PULLDOWN はトライステート出力または双方向ポートにウィーク Low を適用し、フローティングしないようにし

ます。このプロパティを使用すると、確実にロジックレベルを Low にでき、トライステートネットが駆動されてい

ないときにフローティングしません。



す。バッファーに接続されているポートまたはネットオブジェクトに次のプロパティのいずれかを設定して、

PULLTYPE プロパティを追加すると、この機能を実行できます。

• PULLUP

• PULLDOWN

• KEEPER

注記: このプロパティを適用すると、 PULLDOWN 機能が RTL シミュレーション中に表示されなくなるので、 RTL シミュレーションとインプリメント済みデザイン間で機能的な差が生じることがあります。この機能は、ゲートレベ

ルのシミュレーションネットリストを使用して検証できます。それ以外の場合は、このプロパティを使用する代わ

りに、 PULLDOWN UNISIM をインスタンシエートして、 RTL シミュレーションにこの動作が示されるようにしま

す。

詳細は、『Vivado Design Suite 7 シリーズ FPGA および Zynq-7000 SoC ライブラリガイド』 (UG953) [参照 25] および






値

• TRUE|YES: 駆動されていないときに信号がフローティングしないようプルダウン回路を使用します。

• FALSE|NO: プルダウン回路を使用しません (デフォルト )。

構文

Verilog 構文

Verilog 属性をモジュールまたはインスタンシエーションの直前に配置します。次のように指定します。

(* PULLDOWN = " {YES|NO|TRUE|FALSE}" *)





VHDL 構文


attribute pulldown: string;


attribute pulldown of signal_name : signal is “{YES|NO|TRUE|FALSE}”;

XDC 構文

set_property PULLDOWN {TRUE|FALSE} [get_ports port_name]

説明:


XDC の構文例

# Use a pulldown circuitset_property PULLDOWN TRUE [get_ports wbWriteOut]



関連項目

261 ページの「KEEPER」






PULLTYPE重要: 「KEEPER」、「PULLDOWN」、および「PULLUP」プロパティはサポートされなくなりました。 PULLTYPE プロ

パティに置き換えられています。



す。バッファーに接続されているポートまたはネットオブジェクトに次のプロパティのいずれかを設定して、

PULLTYPE プロパティを追加すると、この機能を実行できます。

• PULLUP

• PULLDOWN

• KEEPER

注記: このプロパティを適用すると、 KEEPER、 PULLDOWN、または PULLUP 機能が RTL シミュレーション中に表

示されなくなるので、 RTL シミュレーションとインプリメント済みデザイン間で機能的な差が生じる可能性があり

ます。 RTL シミュレーションにこの動作を反映させるには、 PULLTYPE プロパティを使用する代わりに、オブジェ

クトを含む合成後のゲートレベルネットリストを使用するか、デザインに適切な UNISIM オブジェクトをインスタ

ンシエートすると、この機能を検証できます。

差動入力または出力に対しては、次のパラメーターを設定し、優先する終端ストラテジを定義します。

set_param iconstr.diffPairPulltype { auto | same | opposite }

説明:

• AUTO: すべてのアーキテクチャでこれがデフォルトの値です。

° 7 シリーズデバイスの場合は、差動ペアに最後に指定した PULLTYPE プロパティが優先されます。

° UltraScale および UltraScale+ アーキテクチャの場合は、 AUTO も OPPOSITE も同じです。

• SAME: 正も負も同じ値になります (PULLTYPE プロパティで定義されている値によりますが、 PULLUP または PULLDOWN になる )。

• OPPOSITE: PULLTYPE の設定にかかわらず、 P 側は PULLUP、 N 側は PULLDOWN になります。











値

• KEEPER: 指定したポートに接続されたネットの値を保持するためキーパー回路を使用します。

• PULLDOWN: 駆動されていないときに信号がフローティングしないようプルダウン回路を使用します。

• PULLUP: 駆動されていないときに信号がフローティングしないようプルアップ回路を使用します。

• {}: (NULL) キーパー、プルダウン、またはプルアップ回路を使用しません (デフォルト )。

構文

Verilog 構文


(* PULLTYPE = " {KEEPER|PULLDOWN|PULLUP| }" *)

VHDL 構文


attribute PULLTYPE: string;


attribute PULLTYPE of signal_name : signal is “{KEEPER|PULLDOWN|PULLUP| }”;

XDC 構文

set_property PULLTYPE {KEEPER|PULLDOWN|PULLUP| } [get_ports port_name]

説明:


XDC の構文例

set_property PULLTYPE PULLUP [get_ports wbWriteOut]

または

set_property PULLTYPE {} [get_ports wbWriteOut]



関連項目








PULLUP重要: PULLUP プロパティはサポートされなくなりました。「PULLTYPE」に置き換えてください。

PULLUP はトライステート出力または双方向ポートにウィーク High を適用し、フローティングしないようにしま

す。トライステートネットが駆動されていないときにフローティングしないよう、ロジック High に確約します。



す。バッファーに接続されているポートオブジェクトに次の値のいずれかを設定して、 PULLTYPE プロパティを追

加すると、この機能を実行できます。

• PULLUP

• PULLDOWN

• KEEPER

注記: このプロパティを適用すると、 PULLUP 機能が RTL シミュレーション中に表示されなくなるので、 RTL シミュ

レーションとインプリメント済みデザイン間で機能的な差が生じる可能性があります。この機能は、ゲートレベル

のシミュレーションネットリストを使用して検証できます。それ以外の場合は、このプロパティを使用する代わり

に、 PULLUP UNISIM をインスタンシエートして、 RTL シミュレーションにこの動作が示されるようにします。







値

• TRUE|YES: 駆動されていないときに信号がフローティングしないようプルアップ回路を使用します。

• FALSE|NO: プルアップ回路を使用しません (デフォルト )。

構文

Verilog 構文


(* PULLUP = " {YES|NO|TRUE|FALSE}" *)





VHDL 構文


attribute pullup: string;


attribute pullup of signal_name : signal is “{YES|NO|TRUE|FALSE}”;

XDC 構文

set_property PULLUP {TRUE|FALSE} [get_ports port_name]

説明:


XDC の構文例

set_property PULLUP TRUE [get_ports wbWriteOut]



関連項目



313 ページの「PULLTYPE」





RAM_DECOMPRAM_DECOMP プロパティでは、タイミング効率が高いソリューションの代わりに消費電力を抑えた設定を使用で

きるよう、ブロック RAM プリミティブ 1 つにフィットしきれない大型の RTL RAM が推論されます。

ヒント : このプロパティは、 RAM_STYLE で分散 RAM コンフィギュレーションが指定されたときに影響しないよう

に、ブロック RAM にのみ使用します。

たとえば、 2K x 36 として指定された RAM は、 2 個の隣り合わせの 2K x 18 ブロック RAM としてコンフィギュレー

ションされることがよくあります。このコンフィギュレーションでは、タイミングが最適な結果になります。ただ

し、RAM_DECOMP プロパティを設定すると、RAM が 2 個の 1K x 36 ブロック RAM としてコンフィギュレーション

されます。このコンフィギュレーションは、 RAM の読み出しおよび書き込み中、使用されるアドレスの RAM のみ

がアクティブになるので、消費電力量を抑えることができます。ただし、このコンフィギュレーションでは Vivado 合成でアドレスデコードを使用する必要があるため、タイミング効率が落ちます。

この属性は、 RTL または XDC で設定できます。




• セル (get_cells): RAM セルに適用。

値

• power: RAM をタイミング効率ではなく消費電力効率の高い方法でコンフィギュレーションします。

重要: 合成でデフォルトの動作を復元するには、 RAM_DECOMP プロパティを削除する必要があります。

構文

Verilog 構文

(* ram_decomp = “power” *) reg [data_size-1:0] myram [2**addr_size-1:0];





VHDL 構文


attribute ram_decomp : string;attribute ram_decomp of myram : signal is “power”;

XDC 構文

set_property ram_decomp power [get_cells myram]


• 合成

関連項目

319 ページの「RAM_STYLE」





RAM_STYLERAM_STYLE は、合成でのメモリの推論方法を指定します。 RAM のコーディングスタイルの詳細は、『Vivado Design Suite ユーザーガイド : 合成』 (UG901) [参照 18] のこのセクションを参照してください。

デフォルトでは、ほとんどのデザインで最適な結果になるように、経験則に基づいて推論する RAM のタイプが選択

されます。合成で特定の RAM タイプを推論するには、この属性を RAM に宣言する配列または階層レベルに設定し

ます。階層レベルに設定すると、その階層レベルに含まれるすべての RAM に適用されます。階層の入れ子レベルに

は適用されません。

このプロパティは、 RTL または XDC で設定できます。




• セル (get_cells): RAM セルに適用。

値

• block: ブロック RAM タイプのコンポーネントが推論されるよう指定します。

• distributed: 分散 LUT RAM が推論されるよう指定します。

• registers: RAM の代わりにレジスタが推論されるよう指定します。

• ultra: UltraScale+ URAM プリミティブが使用されるよう指定します。

重要: 合成でデフォルトの動作を復元するには、 RAM_STYLE プロパティを削除する必要があります。

構文

Verilog 構文

(* ram_style = “distributed” *) reg [data_size-1:0] myram [2**addr_size-1:0];

VHDL 構文

attribute ram_style : string;attribute ram_style of myram : signal is "distributed";

XDC 構文

set_property ram_style distributed [get_cells myram]

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug901-vivado-synthesis.pdf;a=xHDLCodingTechniques






• 合成

関連項目

317 ページの「RAM_DECOMP」





REF_NAMEREF_NAME は、デザインのセルに設定する読み取り専用のプロパティで、セルを識別する論理セル名を示します。

このプロパティは Vivado Design Suite により自動的に定義され、 HDL や XDC でユーザーが変更することはできませ

ん。参照目的のみに使用します。

このプロパティはデザインフローには影響しませんが、特定セルやほかのオブジェクトを識別するためにフィル

ターおよび Vivado Tcl コマンドクエリを定義するときに非常に便利です。

たとえば、 RAM セルのクロックピンを選択するには、セルの REF_NAME プロパティに基づいてピンオブジェクト

をフィルターできます。

get_pins -hier */*W*CLK -filter {REF_NAME =~ *RAM* && IS_PRIMITIVE}

ヒント : デザインで複数の RTL モジュールがインスタンシエートされる場合、各セルの識別子が固有になるように合

成で元の REF_NAME プロパティに連番が付けられます。この場合、 ORIG_REF_NAME プロパティを使用して元の RTL モジュール名 (REF_NAME) が保存されます。このため、次のように REF_NAME および ORIG_REF_NAME の両

方でそのセルのすべてのインスタンスを識別するようフィルターできます。

get_cells -hierarchical \

-filter {ORIG_REF_NAME == FifoBuffer || REF_NAME == FifoBuffer}





値

該当なし

構文

該当なし


なし





REF_PIN_NAMEREF_PIN_NAME は、デザインのピンに設定する読み取り専用のプロパティで、ピンを識別する論理セル名を示しま

す。

このプロパティ、ピンの NAME または HIERARCHICAL NAME から自動的に定義され、 HDL や XDC でユーザーが

変更することはできません。参照目的のみに使用します。

このプロパティはデザインフローには影響しませんが、特定セルやほかのオブジェクトを識別するためにフィル

ターおよび Vivado Tcl コマンドクエリを定義するときに非常に便利です。




• ピン (get_pins)

値

該当なし

構文

該当なし


なし





REG_TO_SRLレジスタプリミティブのチェーンは、 REG_TO_SRL プロパティの値を true に設定することにより、論理的に等価の SRL プリミティブに変換できます。この変換は通常、デバイス内で信号が長距離を移動するのに使用されるパイプ

ラインレジスタの段数を削減するために使用されます。レジスタの段数が多すぎると、密集などの配置問題が発生

する可能性があります。




• リーフレベルのレジスタインスタンスとしてのセル (get_cells)。

値

• True (または 1): Vivado のロジック最適化で指定したレジスタプリミティブが SRL に変換されます。

• False (または 0): Vivado のロジック最適化で指定したレジスタプリミティブが SRL に変換されません。

構文


該当なし

XDC 構文

set_property REG_TO_SRL <True | False> <objects>

このプロパティはデフォルトで FALSE になります。オブジェクトはレジスタで、同じ SRL に吸収されるレジスタは

リセットなしで同じ制御セットを共有する必要があります。

XDC の例:

set_property REG_TO_SRL 1 [get_cells {cell1 cell2}]


• opt_design

関連項目

「SRL_TO_REG」





RLOCRLOC 制約では、 H_SET、 HU_SET、 U_SET などのセットに割り当てられているロジックエレメントの相対的な配

置を定義します。

RLOC が RTL ソースファイルに含まれる場合、 H_SET、 HU_SET、 U_SET プロパティは、合成後のネットリストで

セルの読み取り専用 RPM プロパティに変換されます。 RLOC プロパティは保持されますが、合成後には読み取り専

用プロパティになります。これらのプロパティの使用および RPM の定義の詳細は、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 19] を参照してください。

ヒント : 階層 RPM をビルドする際は、synth_design -flatten_hierarchy none を使用して RLOC プロパティ

が該当する階層レベルで保持されるようにする必要があります。

ターゲットデバイスへのセット全体の実際の配置には関係なく、セットに含まれるほかのエレメントに相対して

セット内のエレメントの配置を定義できます。たとえば、 RLOC 制約が 1 列にまとめられた 8 個のフリップフロップ

から成るグループに適用されている場合、マッププログラムはその列を維持し、 1 つのユニットとしてフリップフ

ロップのグループ全体を移動します。それとは対照的に、 LOC 制約は、ほかのデザインエレメントへの参照なし

に、ターゲットデバイスにデザインエレメントの絶対ロケーションを定義します。




• RTL ソースファイルのインスタンスまたはモジュール。

値

スライスベースの XY 軸を使用して RLOC は指定されます。

RLOC=XmYn

説明:

• m は X 軸の値を示す整数です。

• n は Y 軸の値を示す整数です。

ヒント : RLOC 制約の X および Y の値はデザインエレメント間の順序および関連性を定義し、ターゲットデバイス

での絶対ロケーションを定義するものではないため、これらの値は負の値になる場合があります。





構文

Verilog 構文

RLOC プロパティは、 RTL ソースファイルに含まれる H_SET、 HU_SET、または U_SET で指定されるセット内のデ

ザインエレメントの相対配置を定義する Verilog 属性です。 Verilog 属性はロジックエレメントのインスタンシエー

ション直前に配置します。

(* RLOC = "XmYn", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));

Verilog 例

これは、 ffs 階層モジュールでシフトレジスタフリップフロップの RLOC プロパティを定義する Verilog モジュール

です。

module inv (input a, output z);

LUT1 #(.INIT(2'h1)) lut1 (.I0(a), .O(z));

endmodule // inv




(* RLOC = "X0Y0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0)); (* RLOC = "X0Y1" *) FD sr1 (.C(clk), .D(sr_2n), .Q(sr_1)); (* RLOC = "X0Y2" *) FD sr2 (.C(clk), .D(sr_3n), .Q(sr_2)); (* RLOC = "X0Y3" *) FD sr3 (.C(clk), .D(sr_4n), .Q(sr_3)); (* RLOC = "X0Y4" *) FD sr4 (.C(clk), .D(sr_5n), .Q(sr_4)); (* RLOC = "X0Y5" *) FD sr5 (.C(clk), .D(sr_6n), .Q(sr_5)); (* RLOC = "X0Y6" *) FD sr6 (.C(clk), .D(sr_7n), .Q(sr_6));





(* RLOC = "X0Y7" *) FD sr7 (.C(clk), .D(inrn), .Q(sr_7)); (* LOC = "SLICE_X0Y0" *) FD inq (.C(clk), .D(d), .Q(inr)); FD outq (.C(clk), .D(sr_0n), .Q(outr));


ヒント : 上記の例では、 RLOC プロパティがあるので、 ffs 階層モジュールの FD インスタンスに H_SET プロパティが

使用されていることが暗示されています。

上記の例では、 ffs モジュールのインスタンスに KEEP_HIERARCHY プロパティを指定して、合成されたデザインで

階層を保持し、 RPM を定義する必要があります。


wire c1, c2;

(* RLOC_ORIGIN = "X1Y1", KEEP_HIERARCHY = "YES" *) ffs u0 (clk, d, c1);(* RLOC_ORIGIN = "X3Y3", KEEP_HIERARCHY = "YES" *) ffs u1 (clk, c1, c2);(* RLOC_ORIGIN = "X5Y5", KEEP_HIERARCHY = "YES" *) ffs u2 (clk, c2, q);

endmodule // top

VHDL 構文


attribute RLOC: string;


attribute RLOC of {component_name | entity_name | label_name} : {component|entity|label} is “XmYn”;

説明:

• {component_name | entity_name | label_name} にはデザインエレメントを指定します。


• XmYn は指定されたデザインエレメントの RLOC 値を定義します。





XDC 構文

RLOC プロパティは XDC 制約を使用しては定義できません。 RLOC プロパティは相対的に配置されたマクロ (RPM) のオブジェクトの相対ロケーションを定義し、また合成されたデザインのネットリストでは読み取り専用の RPM および RLOC プロパティになります。





• place_design

• synth_design

関連項目

216 ページの「H_SET および HU_SET」





336 ページの「RPM_GRID」






RLOCSRLOCS は、Vivado Design Suite の create_macro Tcl コマンドにより作成された XDC マクロオブジェクトに割り当

てられる読み取り専用のプロパティです。 update_macro コマンドで RLOCS プロパティがアップデートされると

それがマクロに割り当てられます。このコマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。

RPM と同様に、 XDC マクロはセルグループを相対的に配置します。マクロは多くの点で RPM の類似しています

が、大きな違いもあります。

• RPM は RTL ソースファイルで RLOC プロパティと、 H_SET、 HU_SET、または U_SET プロパティを組み合わ

せて定義されます。

• RPM は合成後のデザインでは変更できません。

• マクロは、相対配置制約によりグループ化された最下位セルから合成後に作成され、変更可能です。

• RPM を自動的にマクロに変換することはできません。

• RPM はデザインオブジェクトではないので、 XDC マクロコマンドは使用できません。

RLOCS プロパティには、 update_macro コマンドの rlocs 引数で指定された相対配置の値が反映されます。

"cell0 rloc0 cell1 rloc1 … cellN rlocN"

XDC マクロオブジェクトに割り当てられている RLOCS プロパティを変更するには、 update_macro コマンドを使

用します。

RLOCS プロパティは XDC マクロの一部である個々のセルに対する RLOC プロパティに変換されます。変換後は、

マクロのセルの相対配置を定義することにより、 RPM に対するのと同様に機能します。





値

• Cell1 RLOC1 Cell2 RLOC2 Cell3 RLOC3...: マクロのセルの名前と、その相対ロケーションはペアにし

ます。

構文


該当なし





XDC 構文

XDC マクロが作成され、セルおよび相対ロケーションが自動入力されるとき、 RLOCS プロパティが間接的に定義さ

れます。

XDC の例

create_macro macro1update_macro macro1 {u1/sr3 X0Y0 u1/sr4 X1Y0 u1/sr5 X0Y1}

report_property -all [get_macros macro1]Property Type Read-only Visible ValueABSOLUTE_GRID bool true true 0CLASS string true true macroNAME string true true macro1RLOCS string* true true u1/sr3 X0Y0 u1/sr4 X1Y0 u1/sr5



• synth_design

• place_design

関連項目











RLOC_ORIGINRLOC_ORIGIN プロパティでは、 RTL デザインで相対配置マクロ (RPM) の絶対ロケーションまたは LOC 定義しま

す。 RPM の定義および RLOC_ORIGIN プロパティの使用に関する詳細は、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 19] を参照してください。

RPM は、 RTL デザインで H_SET、 HU_SET、または U_SET プロパティを使用して、セットにデザインエレメント

を割り当てることで定義されます。この後、 RLOC プロパティを使用して、相互相対的にデザインエレメントの配

置が割り当てられます。ターゲットデバイスへのセット全体の実際の配置には関係なく、セットに含まれるほかの

エレメントに相対してセット内のエレメントの配置を定義できます。

RPM のエレメントとその相対的配置を定義したら、 RLOC_ORIGIN プロパティで、ターゲットデバイスへの RPM の絶対配置を定義できます。 RLOC_ORIGIN プロパティは、合成中に LOC 制約に変換されます。

Vivado Design Suite では、 RLOC_ORIGIN プロパティは RPM の左下を定義します。これは、 RLOC_ORIGIN プロパ

ティが X0Y0 のデザインエレメントであることが一般的です。 RPM の残りのセルは、グループの原点を基準とした

相対ロケーション (RLOC) を使用して配置されます。




• RTL ソースファイル内のインスタンス。

値

スライスベースの XY 軸を使用して RLOC は指定されます。

RLOC_ORIGIN=XmYn

説明:

• m は整数の値で、 RPM の左下、ターゲットデバイスの X 軸の絶対値を表します。

• n は整数の値で、 RPM の左下、ターゲットデバイスの Y 軸の絶対値を表します。

構文

Verilog 構文

RLOC_ORIGIN プロパティは、ターゲットデバイスでの RPM の絶対配置を定義する Verilog 属性です。 Verilog 属性

はロジックエレメントのインスタンシエーション直前に配置します。

(* RLOC_ORIGIN = "XmYn", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));

Verilog 例

次の最上位 Verilog モジュールは、デザインの ffs モジュールの RLOC_ORIGIN プロパティを定義しています。






wire c1, c2;

(* RLOC_ORIGIN = "X1Y1", KEEP_HIERARCHY = "YES" *) ffs u0 (clk, d, c1);(* RLOC_ORIGIN = "X3Y3", KEEP_HIERARCHY = "YES" *) ffs u1 (clk, c1, c2);(* RLOC_ORIGIN = "X5Y5", KEEP_HIERARCHY = "YES" *) ffs u2 (clk, c2, q);

endmodule // top

次の例は最初の例と非常に類似していますが、 RLOC_ORIGIN は最初の ffs モジュール u0 だけに割り当てられてい

て、残りは相対配置用に RLOC プロパティで定義されている点が異なります。


wire c1, c2;

// what would happen if the origin places the RPM outside // device?

(* RLOC_ORIGIN = "X74Y15", RLOC = "X0Y0" *) ffs u0 (clk, d, c1); (* RLOC = "X1Y1" *) ffs u1 (clk, c1, c2); (* RLOC = "X2Y2" *) ffs u2 (clk, c2, q);

endmodule // top

VHDL 構文


attribute RLOC_ORIGIN: string;


attribute RLOC_ORIGIN of {component_name | entity_name | label_name} : {component|entity|label} is “XmYn”;

説明:



• XmYn は指定されたデザインエレメントの RLOC_ORIGIN 値を定義します。





XDC 構文

RLOC_ORIGIN プロパティは合成されたデザインで LOC プロパティに変換されます。ターゲットデバイスに RPM のエレメントの 1 つを配置することで、 RPM の LOC プロパティは指定できます。 RPM のほかにエレメントは、こ

のロケーションに相対的に配置され、 LOC プロパティに割り当てられます。



• place_design

• synth_design

関連項目











ROUTE_STATUSROUTE_STATUS は読み取り専用のプロパティで、ネット配線の最新情報を表示するため、 Vivado 配線プログラムに

よりネットに割り当てられます。

このプロパティは、 get_property または report_property コマンドを使用して、ネットごとまたはネットのグ

ループごとにクエリできます。デザイン全体の ROUTE_STATUS を確認するには、 report_route_status コマン

ドを使用します。





値

• ROUTED: ネットが完全に配置配線されています。

• PARTIAL: ネットのすべてのピンおよびポートが配置され、ネットの一部は配線されていますが、配線されてい

ない部分があるので route_design を実行する必要があります。

• UNPLACED: 配置されていないピンやポートがあり、配置を完了させるため place_design を実行する必要が

あります。

• UNROUTED: ネットのすべてのピンおよびポートが配置されていますが、ネットに配線データがないため、配線

を完了させるため route_design 実行する必要があります。

• INTRASITE: ターゲットデバイスの同じサイト内で配線全体が完了していて、接続を完了させるのに配線リ

ソースは不要です。これはエラーではありません。

• NOLOADS: 配線に論理ロードがないか、配線可能なロードピンがないので、配線は不要です。これはエラーで

はありません。

• NODRIVER: 配線に論理ドライバーがないか、配線可能なドライバーがないので、配線は不要です。これはデザ

インエラーです。

• HIERPORT: 配線可能なロードまたはドライバーのない最上位階層ポートに配線が接続されています。これはエ

ラーではありません。

• ANTENNAS: 配線に少なくとも 1 つのアンテナ (サイトピンに接続されているが、そのサイトピンが論理ネット

に接続されていない分岐最下位配線) が含まれるか、少なくとも 1 つのアイランド (論理ネットに関連付けられ

ているサイトピンのいずれにも接続されていない配線の部分) が含まれます。これは配線エラーです。





• CONFLICTS: 配線プログラムに次の配線エラーが 1 つ以上見られます。

° Routing conflict: この配線のノードが 1 つ以上、ほかの配線、または同じ配線の別の分岐でも使用されてい

ます。

° Site pin conflict: サイト内のサイトピンに接続されている論理ピンと、サイト外に配線を介して接続されて

いる論理ネットが異なります。

° Invalid site conflict: サイトのプログラミングが無効な状態であるサイトのサイトのサイトピンに配線が接続

されていて、サイト内の配線が正しく接続されているか判断できない状態です。

• ERROR: 配線ステータスを判断するにあたって内部エラーが発生した状態です。

• NONET: 配線ステータス用に指定されているネットオブジェクトが存在しないか、または入力したようには検出

されません。

• NOROUTE: エラーのため、指定のネットに対し配線オブジェクトを検出できません。

• NOROUTESTORAGE: エラーのため、このデバイスに対しては配線ストレージオブジェクトは使用できません。

• UNKNOWN: エラーのため、配線ステートは計算できません。

構文

ROUTE_STATUS プロパティの値は、先に説明した値の 1 つになります。また、 Vivado 配線により割り当てられる読

み取り専用プロパティで、直接変更はできません。


• デザインの配線





RPMRPM は読み取り専用のプロパティで、 RTL ソースファイルに含まれる H_SET、 HU_SET、または U_SET プロパ

ティで定義されたセットのロジックエレメントに割り当てられます。


セルに対する読み取り専用の RPM プロパティに変換されます。 Vivado Design Suite のテキストエディターで RTL ソースファイルを開くと、 HU_SET および U_SET が表示されますが、セルオブジェクトの [Properties] ビューでは RPM プロパティが表示されます。これらのプロパティの使用および RPM の定義の詳細は、『Vivado Design Suite ユー





• 合成されたデザインのセル (get_cells)

値

• <NAME>: RTL ソースファイルに H_SET、 HU_SET、または U_SET プロパティと共に RLOC がある場合のセッ

ト定義に基づいた RPM の名前です。

構文

RPM プロパティは読み取り専用で、 H_SET、 HU_SET、または U_SET と RLOC が共に定義されている RTL デザイン

を合成したときに生成されます。 RPM プロパティを直接定義したり変更することはできません。

関連項目











RPM_GRIDRPM_GRID プロパティは RLOC グリッドを相対座標ではなく絶対座標で定義します。 RPM_GRID システムは、セル

が異なるサイトタイプ (スライス、ブロック RAM、 DSP などの組み合わせ) に属す RPM に使用されます。セルはさ

まざまなサイズのサイトに配置される可能性があるので、ターゲットデバイスに直接配置できる RPM_GRID システ

ムでは絶対座標の RPM_GRID を使用します。

RPM_GRID 値は、 Vivado IDE でサイトを選択すると、 [Site Properties] ビューに表示されます。座標は、 RPM_X およ

び RPM_Y サイトプロパティを使用して Tcl コマンドで検索することもできます。 RPM_GRID プロパティの使用、

絶対座標を使用した RPM の定義については、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 19] を参照してください。





値

• "GRID": 指定の RLOC が、通常 RLOC で指定される相対座標ではなく、ターゲットデバイスからの絶対座標で

あることを Vivado Design Suite に知らせるため、 RPM_GRID プロパティと GRID キーワードを組み合わせます。

構文

Verilog 構文


(* RPM_GRID = "GRID" *)

Verilog 例

module iddr_regs ( input clk, d, output y, z );

(* RLOC = "X130Y195" *) IDDR ireg (.C(clk_i), .D(d), .Q1(q1), .Q2(q2)); defparam ireg.DDR_CLK_EDGE = "SAME_EDGE"; (* RLOC = "X147Y194" *) FD q1reg (.C(clk_i), .D(q1), .Q(y)); (* RLOC = "X147Y194", RPM_GRID = "GRID" *) FD q2reg (.C(clk_i), .D(q2), .Q(z)); endmodule // iddr_regs





VHDL 構文

RPM_GRID システムを使用するには、まず属性を定義し、それをデザインエレメントの 1 つに追加します。

attribute RPM_GRID of ram0 : label is "GRID";


attribute RPM_GRID : string;


attribute RPM_GRID of {component_name | entity_name} : {component|entity} is “GRID”;

XDC 構文

RPM_GRID プロパティは RTL ソースファイルで指定します。 XDC ファイルまたは Tcl コマンドでは定義できませ

ん。ただし、 XDC マクロの場合は、 update_macros コマンドに -absolute_grid オプションを使用します。



• place_design

• synth_design

関連項目











SEVERITYSEVERITY プロパティでは、 Vivado Design Suite で Report DRC を実行するときの、個々のデザインルールチェック (DRC) に割り当てられている重要度を変更できます。 DRC の実行の詳細は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 15] のこのセクションを参照してください。

ビルトイン DRC、カスタム DRC のどちらに対しても、重要度を設定できます。カスタム DRC の記述方法の詳細は、

『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894) [参照 14] のこのセクションを参照してくだ

さい。

たとえば、次のコマンドはエラーを警告に格下げします。

set_property SEVERITY {Warning} [get_drc_checks REQP-83]

重要: Vivado ではビルトイン DRC オブジェクトの重要度をディスエーブルにしたり格下げできますが、不測の結果

を招いたり、デバイスを恒久的に損傷してしまう可能性があるため、できる限り変更しないでください。

DRC オブジェクトをデフォルト設定にリセットするには、 reset_drc_check という Tcl コマンドを使用します。ビルト

イン DRC チェックの場合は、 Vivado ツールで定義されているデフォルト設定に戻ります。カスタム DRC の場合は、

create_drc_check コマンドで作成したときに定義したデフォルト設定に戻ります。




• デザインルールチェックオブジェクト (get_drc_checks)

値

• Fatal

• Error

• {Critical Warning}

• Warning

• Advisory

構文


該当なし

XDC 構文

set_property SEVERITY {<VALUE>} [get_drc_checks <id>]

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug895-vivado-system-level-design-entry.pdf;a=xRunningDRCs

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug894-vivado-tcl-scripting.pdf;a=xCreatingCustomDesignRulesChecks

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug835-vivado-tcl-commands.pdf;a=xreset_drc_check

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug835-vivado-tcl-commands.pdf;a=xcreate_drc_check

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug835-vivado-tcl-commands.pdf;a=xcreate_drc_check

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug835-vivado-tcl-commands.pdf;a=xget_drc_checks





説明:

• <VALUE> は、 Vivado ツールで認識されている DRC 重要度、 Advisory、 Warning、 {Critical Warning}、 Error、Fatal のいずれかになります。

• <id> は Vivado Design Suite で認識される DRC ID です。

XDC の構文例

set_property SEVERITY {Critical Warning} [get_drc_checks RAMW-1]


• report_drc

• write_bitstream

関連項目 251 ページの「IS_ENABLED」





SLEWSLEW は、プログラム可能な出力スルーレートをサポートする I/O 規格でコンフィギュレーションされた出力バッ

ファーに対し、出力バッファーのスルーレートを指定します。





° 接続された出力ポートまたは双方向ポート


° 出力バッファー (すべての OBUF)

値

• SLOW (デフォルト )

• MEDIUM: UltraScale アーキテクチャの場合は、ハイパフォーマンス (HP) I/O でのみ使用できます。

• FAST

構文

Verilog 構文

I/O バッファーを推論する際にこの属性を設定するには、適切な Verilog 属性構文を最上位出力ポート宣言の前に配

置します。

(* DRIVE = "{SLOW|FAST}" *)


// Sets the Slew rate to be FAST(* SLEW = "FAST" *) output FAST_DATA,





VHDL 構文

I/O バッファーを推論する際にこの属性を設定するには、適切な VHDL 属性構文を最上位出力ポート宣言の前に配置

します。


attribute SLEW : string;


attribute SLEW of port_name : signal is value;

説明:

• port_name は最上位出力ポートです。

VHDL の構文例

FAST_DATA : out std_logic;attribute SLEW : string;-- Sets the Slew rate to be FASTattribute SLEW of STATUS : signal is “FAST”;

XDC 構文

set_property SLEW value [get_ports port_name]

説明:

• port_name は出力または双方向ポートです。

XDC の構文例

# Sets the Slew rate to be FASTset_property SLEW FAST [get_ports FAST_DATA]









関連項目


• OBUF

• OBUFT

• IOBUF

• IOBUF_DCIEN

• IOBUF_INTERMDISABLE





SRL_TO_REGSRL プリミティブは、 SRL_TO_REG プロパティの値を true に設定することにより、論理的に等価のレジスタプリミ

ティブチェーンに変換できます。この変換は通常、デバイス内で信号が長距離を移動できるようにするため、分散

できるパイプラインレジスタの段数を増加させるために使用されます。




• • リーフレベルのシフトレジスタインスタンスとしてのセル (get_cells)。

値

• True (または 1): Vivado のロジック最適化で SRL チェーンが複数のレジスタプリミティブに変換されます。

• False (または 0): Vivado のロジック最適化で SRL チェーンが複数のレジスタプリミティブに変換されませｍｍ。

構文


該当なし

XDC 構文

set_property SRL_TO_REG <True | False> <objects>

このプロパティはデフォルトで FALSE になります。このオブジェクトは、 SRL16E、 SRL32E などのインスタンシ

エートまたは推論可能なスタティックシフトレジスタにする必要があります。

XDC の例:

set_property SRL_TO_REG 1 [get_cells {cell1 cell2}]


• opt_design

関連項目

「REG_TO_SRL」





SYNTH_CHECKPOINT_MODEVivado IP インテグレーターブロックデザインファイル (.bd) の出力ファイルを生成する際は、最上位デザインと関

連して、ブロックデザインの合成方法を選択できます。詳細は、『Vivado Design Suite ユーザーガイド : IP インテグ

レーターを使用した IP サブシステムの設計』 (UG994) [参照 27] のこのセクション参照してください。

SYNTH_CHECKPOINT_MODE を使用すると、ブロックデザインはグローバル合成中に最上位デザインの一部とし

て合成されます。これには SYNTH_CHECKPOINT_MODE を NONE にして、ブロックデザインの OOC 合成チェッ

クポイントの生成をディスエーブルにします。

重要: SYNTH_CHECKPOINT_MODE を NONE に設定すると、 Vivado ツールで「GENERATE_SYNTH_CHECKPOINT」プロパティが自動的に FALSE または 0 に設定され、 OOC フローおよび BD ファイルの合成済み DCP 出力ファイルの生成がディスエーブルになります。

SYNTH_CHECKPOINT_MODE プロパティを SINGULAR または HIERARCHICAL に設定すると、ブロックデザイン

を残りのデザインからアウトオブコンテキスト (OOC) で合成するように指定することもできます。

• SINGULAR にすると、ブロックデザインは単一のユニットとして合成され、 1 つの DCP に記述されます。

Vivado IDE では、このオプションは [Out-of-context per Block Design] です。

• HIERARCHICAL にすると、ブロックデザインで使用されるすべての IP が合成されて、 IP ごとに別々の DCP ファイルに記述されます。 Vivado IDE では、このオプションは [Out-of-context per IP] で、これがデフォルトモードです。

このプロパティは、何らかの理由で IP がロックされている場合のみ、読み取り専用になります。この場合は、

Vivado IDE で [Report] → [Report IP Status] をクリックするか、 report_ip_status という Tcl コマンドを実行して、 IP がロックされている理由を確認します。 DCP を生成するには、 Vivado IP カタログの最新バージョンに IP をアップグ

レードしておく必要があります。詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 16] のこのセクションを参照してください。




• ブロックデザインファイル (BD)

• (get_files)

値

• None: ブロックデザインは残りのデザインと一緒に合成されます。これは、グローバル合成と呼ばれます。

• Singular: ブロックデザイン全体がアウトオブコンテキストブロックとして合成されます。

• Hierarchical: ブロックデザインで使用される IP それぞれが別々に合成されます。つまり、各 IP がアウトオブコンテキストで合成されて、再合成が必要になれば合成キャッシュが最大限に使用されるようになります。

これがデフォルトモードです。

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug994-vivado-ip-subsystems.pdf;a=xGeneratingOutputProducts

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug835-vivado-tcl-commands.pdf;a=xreport_ip_status

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug896-vivado-ip.pdf;a=xDeterminingWhyIPIsLocked





構文


該当なし

XDC 構文

次のコマンド例は、さまざまな SYNTH_CHECKPOINT_MODE 値を設定して、 generate_targets Tcl コマンドを

使用して出力を作成するところを示しています。

グローバル合成:

set_property SYNTH_CHECKPOINT_MODE NONE [get_files <filename>.bd]generate_target all [get_files <filename>.bd]

IP ごとの OOC 合成:

set_property SYNTH_CHECKPOINT_MODE HIERARCHICAL [get_files <filename>.bd]generate_target all [get_files <filename>.bd]

ブロックデザインごとの OOC 合成:

set_property SYNTH_CHECKPOINT_MODE SINGULAR [get_files <filename>.bd]generate_target all [get_files <filename>.bd]

説明:

• <filename> は、ブロックデザイン (BD) のファイル名です。

XDC の構文例

set_property SYNTH_CHECKPOINT_MODE SINGULAR [get_files *.bd] generate_target all [get_files *.bd]






• 合成


関連項目

214 ページの「GENERATE_SYNTH_CHECKPOINT」





U_SETRLOC 制約を使用して、デザイン階層をまたいで分散しているデザインエレメントを 1 つのセットにまとめます。

U_SET は HDL デザインソースファイル内の属性で、合成されたデザインやインプリメントされたデザインには現

われません。 U_SET は、 RPM (Relatively Placed Macro) を RTL デザインで定義するときに使用されます。これらのプ

ロパティの使用および RPM の定義の詳細は、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 19] を参照してください。

H_SET または HU_SET はデザイン階層に基づいてロジックエレメントのセットを定義するのに使用されますが、

U_SET を使用すると、ユーザー定義のロジックエレメントを手動で作成でき、このセットはデザインの階層には依

存しません。


セルに対する読み取り専用の RPM プロパティに変換されます。 Vivado Design Suite のテキストエディターで RTL ソースファイルを開くと、 HU_SET および U_SET が表示されますが、セルオブジェクトの [Properties] ビューでは RPM プロパティが表示されます。

重要: 階層モジュールに U_SET 制約を設定すると、それ以下の階層にある RLOC 制約が設定されたすべてのプリミ

ティブシンボルに U_SET 制約が適用されます。




U_SET 制約は、次のデザインエレメントまたはそのカテゴリーで使用できます。特定デザインエレメントの詳細

は、『Vivado Design Suite 7 シリーズ FPGA および Zynq-7000 SoC ライブラリガイド』 (UG953) [参照 25] または


• レジスタ

• マクロインスタンス

• RAMS*

• RAMD*

• RAMB*

• DSP48*

値

• <NAME>: U_SET の名前。





構文

Verilog 構文

これは、合成後ネットリストで RPM を定義する階層ブロックのセットの内容を定義するため、 RLOC プロパティと

組み合わせた Verilog 構文です。 Verilog 属性はロジックエレメントのインスタンシエーション直前に配置します。

(* RLOC = "X0Y0", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));

Verilog 例

これは、モジュールでのシフトレジスタフリップフロップの RLOC および U_SET プロパティを定義する Verilog モジュールです。




(* RLOC = "X0Y0", U_SET = "Uset0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0)); (* RLOC = "X0Y0", U_SET = "Uset0" *) FD sr1 (.C(clk), .D(sr_2n), .Q(sr_1)); (* RLOC = "X0Y1", U_SET = "Uset0" *) FD sr2 (.C(clk), .D(sr_3n), .Q(sr_2)); (* RLOC = "X0Y1", U_SET = "Uset0" *) FD sr3 (.C(clk), .D(sr_4n), .Q(sr_3)); (* RLOC = "X0Y0", U_SET = "Uset1" *) FD sr4 (.C(clk), .D(sr_5n), .Q(sr_4)); (* RLOC = "X0Y0", U_SET = "Uset1" *) FD sr5 (.C(clk), .D(sr_6n), .Q(sr_5)); (* RLOC = "X0Y1", U_SET = "Uset1" *) FD sr6 (.C(clk), .D(sr_7n), .Q(sr_6)); (* RLOC = "X0Y1", U_SET = "Uset1" *) FD sr7 (.C(clk), .D(inrn), .Q(sr_7)); (* LOC = "SLICE_X0Y0" *) FD inq (.C(clk), .D(d), .Q(inr)); FD outq (.C(clk), .D(sr_0n), .Q(outr));






定義されている特定の階層に設定する HU_SET プロパティとは異なり、 U_SET プロパティは階層全体に設定できま

す。この例では、最上位モジュールによりフリップフロップモジュールのインスタンスが 3 つ定義されています

が、 U_SET は Uset_0 および Uset_1 の 2 つしか作成されていません。この 2 つのセットには、次に定義されている 3 つのフリップフロップモジュールインスタンスすべてからのフリップフロップが含まれています。


wire c1, c2;

ffs u0 (clk, d, c1);ffs u1 (clk, c1, c2);ffs u2 (clk, c2, q);

endmodule // top

VHDL 構文


attribute U_SET : string;


attribute U_SET of {component_name | entity_name | label_name} : {component|entity|label} is "NAME";

説明:



• "NAME" には U_SET の名前を指定します。





XDC 構文

U_SET プロパティは XDC 制約を使用しては定義できません。 U_SET プロパティが RLOC と共にロジックエレメン

トに設定されている場合は、 RPM が定義され、合成されたデザインのネットリストに読み取り専用の RPM プロパ

ティが設定されます。





• place_design

• synth_design

関連項目








UNAVAILABLE_DURING_CALIBRATION UltraScale アーキテクチャの場合、 UNAVAILABLE_DURING_CALIBRATION プロパティを使用すると、ビルトインセルフキャリブレーション (BISC) プロセス中に BITSLICE0 が使用できないことを示す DRC エラーメッセージを表

示しないようにできます。

IDELAY/ODELAY および RX_BITSLICE/TX_BITSLICE/RXTX_BITSLICE では DELAY_FORMAT の TIME モードがサ

ポートされており、アライメントを続けて調整することでより正確な遅延が提供されるようになっています。

IDELAY/ODELAY およびネイティブプリミティブに TIME モードを使用すると、 BISC プロセス中に BITSLICE_0 が使用されます。 BITSLICE_0 に接続されたコンポーネントロジックは BISC プロセス中には使用できないことがあり

ます。この場合、 DRC 違反になり、ニブル内の BITSLICE_0 に関連する入力配線とロジックが BISC 中に使用できな

くなることがレポートされます。 DELAY_FORMAT 属性の詳細は、『UltraScale アークテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 8] を参照してください。

これらの制限がデザインに影響しない場合は、 UNAVAILABLE_DURING_CALIBRATION プロパティで DRC をオフ

にできます。

ヒント : このプロパティは、 XDC 制約として割り当てる必要があります。 HDL ソースファイルではサポートされま

せん。


UltraScale アーキテクチャ。



値

• TRUE: BISC プロセスに関連する DRC エラーメッセージのレポートをオフにします。

• FALSE: DRC エラーメッセージのレポートはオフになりません (デフォルト )。

構文

Verilog 構文

該当なし。

VHDL 構文

該当なし。

XDC 構文

set_property UNAVAILABLE_DURING_CALIBRATION TRUE [get_ports <port_name>]






DRC





USE_DSPUSE_DSP プロパティを使用すると、 Vivado Design Suite で数学モジュールがターゲットデバイスで DSP ブロックに

合成されるようになります。

ヒント : USE_DSP48 は廃止されたため、 USE_DSP に置き換える必要があります。

デフォルトでは、乗算器、乗加算器、乗減算器、乗累算器タイプの構造が DSP ブロックに割り当てられます。ただ

し、加算器、減算器、およびアキュムレータも DSP ブロックに含めることはできますが、デフォルトではその代わ

りにロジックを使用してインプリメントされます。 USE_DSP 属性はデフォルト動作より優先され、これらの構造が DSP を使用して定義されます。

DSP は、カウンター、マルチプレクサー、およびシフトレジスタなど、数学以外のその他多くのロジックファンク

ションをインプリメントされるためにも使用できます。ただし、マルチプレクサーなどの複雑なモジュールの場合

は、 DSP を手動でインスタンシエートする必要があります。

このプロパティは、次のように RTL で信号の属性として設定できます。

(* use_dsp = "yes" *) module test(clk, in1, in2, out1);

USE_DSP は RTL ソースでモジュールに指定できますが、そのモジュールにのみ適用されます。これは、デザインの

階層セルに XDC 制約として適用することもできます。




この属性は、 RTL の信号、アーキテクチャおよびコンポーネント、エンティティおよびモジュールに指定できます。

優先順位は次のとおりです。

1. 信号

2. アーキテクチャおよびコンポーネント

3. モジュールおよびエンティティ

値

• YES: DSP ブロックを使用して数学ファンクションをインプリメントします。

• NO: Vivado 合成のデフォルトビヘイビアーは変更されません。

• LOGIC: UltraScale アーキテクチャのみ。 DSP ブロックを使用して大型/幅広のファンクションをインプリメント

します。





構文

Verilog 構文

(* use_dsp = "yes" *) module test(clk, in1, in2, out1);

VHDL 構文

attribute use_dsp : string;

attribute use_dsp of P_reg : signal is "no"

XDC 構文

set_property use_dsp yes [get_cells -hier ….]


• 合成





USED_INUSED_IN プロパティは Vivado Design Suite のデザインファイル (v、 vhd、 xdc、 tcl) に設定し、これらのファイルが FPGA デザインのどの段階で使用されるかを指定します。

たとえば、インプリメンテーションではなく Vivado 合成で XDC ファイルを使用するように指定できます。また、

合成ではなくシミュレーションで HDL ソースファイル (v または vhd) を使用するよう指定することもできます。

ヒント : USED_IN_SYNTHESIS、 USED_IN_SIMULATION、 USED_IN_IMPLEMENTATION プロパティは USED_IN プロパティに関連付けられており、ツールにより自動的に USED_IN ({synthesis, simulation, implementation}) に変換され

ます。

また、 Tcl ファイルを単にインプリメンテーションで使用する設定するのではなく、 USED_IN opt_design または place_design で使用するように細かく設定することもできます。




• ファイル

値

• synthesis

• synthesis_post

• implementation

• simulation

• out_of_context

• opt_design

• opt_design_post

• power_opt_design

• power_opt_design_post

• place_design

• place_design_post

• phys_opt_design

• phys_opt_design_post

• route_design

• route_design_post

• write_bitstream





• write_bitstream_post

• synth_blackbox_stub

• testbench

• board

• single_language

• power_data

構文


該当なし

XDC 構文

set_property USED_IN {<value>} [get_files <files>]

説明:

• <value> には有効な USED_IN 値が 1 つまたは複数入ります。

• <files> には USED_IN プロパティを設定するファイル名が入ります。

XDC の構文例

# Designates the specified files as used in simulationset_property USED_IN {synthesis simulation} [get_files *.vhdl]


• 合成

• シミュレーション


• ビットストリーム生成





USER_CLOCK_ROOTターゲットデバイスの特定のクロック領域または Pblock にクロックドライバーまたはルートを割り当てるのに使用

します。

USER_CLOCK_ROOT プロパティは、デバイス全体のクロックスキューを管理しやすくするためのものです。デ

フォルトでは、配置配線ツールで自動的にクロックルートが割り当てられ、そのデザインに最適なタイミング特性

が達成されます。ツールで割り当てられたクロックルートは、読み取り専用の「CLOCK_ROOT」プロパティで定義

されます。 USER_CLOCK_ROOT を使用する場合は、クロックルートを手動で割り当てることができます。

重要: USER_CLOCK_ROOT プロパティはグローバルクロックネットに設定でき、グローバルクロックバッファー (BUFG) で直接駆動させるネットセグメントにのみ割り当てることができます。

USER_CLOCK_ROOT プロパティはクロックリソース配線中に検証され使用されるので、配置前に割り当てる必要

があります。配置の後に割り当てた場合は、クロックルートをインプリメントするために配置を再実行する必要が

あります。

UltraScale および UltraScale+ デバイスのクロッキングアーキテクチャは柔軟性が高いので、グローバルクロックの

配線には 2 段階のプロセスが必要です。まず Vivado 配置により、クロックソース領域からデスティネーションクロック領域にグローバルクロックを配線するのに必要な配線リソースが割り当てられます (CLOCK_ROOT または USER_CLOCK_ROOT)。次に、 Vivado 配線によりクロックネットの配線ギャップが処理されます。

グローバルクロック配線はインプリメンテーション中に自動的に実行されます。ただし、クロックネットの USER_CLOCK_ROOT プロパティをインプリメンテーション後に変更したような場合は、 Vivado ツールで update_clock_routing コマンドを実行してクロックネットを配線し直す必要があることがあります。




• グローバルクロックバッファーの出力に直接接続されるグローバルクロックネット (get_nets)。

値

• <clock_region | pblock>: ターゲットパーツのクロック領域名、または現在のデザインで定義されている Pblock 名を指定します。クロック領域は名前で指定するか、 get_clock_regions コマンドで clock_region オブジェ

クトとして渡します。同様に Pblock も名前で指定するか、 get_pblocks コマンドで渡します。

• <object>: 1 つまたは複数のクロックネット、またはネットセグメントを指定します。

構文


該当なし

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug835-vivado-tcl-commands.pdf;a=xupdate_clock_routing

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug835-vivado-tcl-commands.pdf;a=xget_clock_regions

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug835-vivado-tcl-commands.pdf;a=xget_pblocks





XDC 構文

set_property USER_CLOCK_ROOT <clock_region | pblock> <objects>

XDC の構文例

set_property USER_CLOCK_ROOT X1Y0 [get_nets {clk1 clk2}]set_property USER_CLOCK_ROOT [get_clock_regions X0Y0] [get_nets {clk1 clk2}]

ヒント : 次の例に示すように、グローバルバッファーインスタンス、または出力ピンを使用して、クロックネット

を定義することもできます。 set_property USER_CLOCK_ROOT X1Y0 [get_nets -of [get_pins bufferName/O]]


• 配置

• 配線

関連項目


170 ページの「CLOCK_REGION」

172 ページの「CLOCK_ROOT」





USER_CROSSING_SLRスタックドシリコンインターコネクト (SSI) デバイスにデザインエレメントを配置すると、

「USER_SLR_ASSIGNMENT」、 USER_CROSSING_SLR、「USER_SLL_REG」プロパティを使用して、ロジックパー

ティションおよび Vivado 配置ツールのビヘイビアーを管理できます。SSI デバイスは複数の SLR (Super Logic Region) で構成されており、 SSL (Super Long Line) と呼ばれるインターポーザー接続でまとめられます。 SLR 内の配置配線、

および SLR をまたぐ配置配線の詳細は、『UltraFast 設計手法ガイド (Vivado Design Suite 用)』 (UG949) [参照 24] のこの

セクションを参照してください。

USER_CROSSING_SLR は、ネットが SLR 境界をまたぐかどうかを指定するブール型プロパティです。この制約は、

ネットまたはピンのいずれかに適用できます。 USER_CROSSING_SLR が 1 に設定されると、ネットが SLL チャネル

を介して SLR 境界をまたぐことができます。 0 に設定されると、ネットは SLR 境界をまたぎません。

重要: 値 0 は、ピンまたはネットセグメントに使用でき、ネットが境界を越えないようになります。値 1 は 1 つの

ファンアウトのパイプラインレジスタ接続にのみ適用できます。

SLR 境界をまたぐ配置を管理するには、まず USER_SLR_ASSIGNMENT を使用してロジックを SLR またはグループ

に適用し、 USER_CROSSING_SLR を追加して SLR 境界をまたぐロジックのネットセグメントを指定します。必要

であれば、 USER_SLL_REG を追加します。

USER_CROSSING_SLR=1 は、フロアプラン配置段階の後に使用されるので、 USER_SLR_ASSIGNMENT とは競合し

ません。 USER_CROSSING_SLR=0 は USER_SLR_ASSIGNMENT よりも優先度が低くなります。

USER_CROSSING_SLR の優先度は、 USER_SLL_REG よりも高くなります。 USER_CROSSING_SLR が USER_SLL_REG と競合する場合は、 USER_SLL_REG は無視されます。

ただし、レジスタの両方のピンに USER_SLL_REG (true) が付いていて、 USER_CROSSING_SLR (true) も付いている

のに、 Reg/D のソースセルと Reg/Q のロードセルが同じ SLR に配置される場合は、 USER_SLL_REG および USER_CROSSING_SLR の両方が無視されます。





• ピン (get_pins)

値

• Null (または ""): プロパティがネットまたはピンに指定されているのに、プロパティ値は TRUE にも FALSE にも

設定されていない、または未設定であることを示します。

• True (または 1): ピンに接続されたネットは、配置目的に必要な場合、 SLL チャネルに配線されます。

• False (または 0): ピンに接続されたネットは SLR 内に配線されます。

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug949-vivado-design-methodology.pdf;a=xSSITechnologyConsiderations






構文


該当なし

XDC 構文

set_property USER_CROSSING_SLR <value> [get_nets <net_name>]

説明:

• <value> は NULL、 TRUE、 FALSE のプロパティに指定した値です。

• <net_name> にはプロパティを設定するネットの名前を指定します。

XDC の例 1:

set_property USER_CROSSING_SLR 0 [get_nets net_A]


• 配置

関連項目

361 ページの「USER_SLL_REG」

363 ページの「USER_SLR_ASSIGNMENT」





USER_SLL_REGSSI (スタックドシリコンインターコネクト ) デバイスは複数の SLR (Super Logic Region) で構成されており、 SSL (Super Long Line) と呼ばれるインターポーザー接続でまとめられます。 SLL を介して SLR 間をまたぐパスがあると、

タイミングクロージャで課題となります。

SLL Laguna TX/RX レジスタを使用すると、 SLR 境界間をまたぐネットの見積もり遅延と配線遅延の関係を改善でき

ます。 Reg/D のソースセルと Reg/Q のロードセルが別の SLR に配置される場合は、レジスタに USER_SLL_REG プロパティを設定します。「IOB」プロパティの場合と同様、 USER_SLL_REG プロパティを使用すると、 Vivado 配置で

接続が可能である場合に、レジスタがファブリックではなく、近くの Laguna TX_REG または RX_REG サイト内に配

置されます。 SLR 内の配置配線、および SLR をまたぐ配置配線の詳細は、『UltraFast 設計手法ガイド (Vivado Design Suite 用)』 (UG949) [参照 24] のこのセクションを参照してください。

ヒント : ネットが SLR 境界をまたがない場合や、ドライバーとロードの両方が同じ SLR 境界をまたぐ場合、または Red/Q ネットのロードが複数の SLR に含まれる場合などは、このプロパティは無視されます。

FD セルの USER_SLL_REG プロパティを true に設定すると、FD/D または FD/Q に接続されたネットが SLR 境界をま

たいでいる場合に、セルがその周辺の LAGUNA サイトに配置されます。このプロパティは、次の場合は無視されま

す。

• FD/D または FD/Q に接続されるネットに SLR 境界をまたいでいるものがない場合。

• FD/D または FD/Q に接続されるネットの両方が SLR 境界をまたいでいる場合。

• FD/Q ネットが SLR 境界をまたいでいて、 2 つの異なる SLR にロードがある場合。

USER_SLL_REG プロパティの設定された FD セルの Laguna TX_REG または RX_REG への配置を改善し、アルゴリ

ズムランタイムを削減する方法の 1 つに、 FD セルを LAGUNA を含むクロック領域サイズ ( 「PBLOCK」 ) に制約す

る方法があります。

重要: このプロパティはガイドラインとして考慮されるもので、配置ツールで実行は試みられますが、有効な配置結

果を達成するために上書きされてしまうこともあります。




• 階層モジュールまたはロジックインスタンスとしてのセル (get_cells)。

値

• True (または 1): FD/D または FD/Q に接続されるネットが SLR 境界をまたいでいる場合、 Vivado の詳細配置で FD セルが LAGUNA サイトに配置されます。

• False (または 0): レジスタは LAGUNA サイトに配置されません。

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug949-vivado-design-methodology.pdf;a=SSIComponents





構文


該当なし

XDC 構文

set_property USER_SLL_REG <True | False> <objects>

XDC の例:

set_property USER_SLL_REG 1 [get_cells {cell1 cell2}]

配置ツールが cell1 および cell2 を SLR 境界の Laguna レジスタに配置しようとします。


• 配置

関連項目

238 ページの「IOB」


359 ページの「USER_CROSSING_SLR」

363 ページの「USER_SLR_ASSIGNMENT」





USER_SLR_ASSIGNMENTスタックドシリコンインターコネクト (SSI) デバイスにデザインエレメントを配置すると、

「USER_CROSSING_SLR」および「USER_SLL_REG」プロパティを使用して、ロジックパーティションおよび Vivado 配置ツールのビヘイビアーを管理できます。 SSI デバイスは複数の SLR (Super Logic Region) で構成されてお

り、 SSL (Super Long Line) と呼ばれるインターポーザー接続でまとめられます。 SLR 内の配置配線、および SLR をま

たぐ配置配線の詳細は、『UltraFast 設計手法ガイド (Vivado Design Suite 用)』 (UG949) [参照 24] のこのセクションを参


USER_SLR_ASSIGNMENT プロパティを使用すると、セルを特定の SLR (Super Logic Region) 内に配置したり、特定

の SLR を定義せずに同じ SLR 内にまとめたりできます。このプロパティには、下の「値」セクションに定義されて

いるように、 2 つの形式があります。 SLRn を使用すると、セルが特定の SLR に配置され、 group_name を使用する

と、セルが特定の SLR ではなくある 1 つの SLR に配置されます。

重要: このプロパティはガイドラインとして考慮されるもので、配置ツールで実行は試みられますが、有効な配置結

果を達成するために上書きされてしまうこともあります。

SLR 境界をまたぐ配置を管理するには、まず USER_SLR_ASSIGNMENT を使用してロジックを SLR またはグループ

に適用し、 USER_CROSSING_SLR を追加して SLR 境界をまたぐロジックのネットセグメントを指定し、必要であ

れば USER_SLL_REG を追加します。優先度が最も高いのは、 USER_SLR_ASSIGNMENT です。

USER_CROSSING_SLR と一緒に使用すると、 SLR 境界をまたがるネット /ピンを個別に制御できます。




• 階層モジュールとしてのセル (get_cells)。

値

• SLRn: n はデバイスの特定の SLR を示す整数です。配置で、階層セルの内容を指定した SLR 内に保持するよう

試みられます。

• group_name: 固有の文字列値で、 1 つまたは複数の階層セルまたはモジュールに割り当てることができます。

配置では、同じ group_name の付いたセルまたはモジュールを 1 つの SLR にまとめようとされますが、特定の SLR に配置されるわけではありません。

構文


該当なし






XDC 構文

set_property USER_SLR_ASSIGNMENT <SLRn | group_name> <objects>

XDC の例 1:

set_property USER_SLR_ASSIGNMENT SLR1 [get_cells {cell1 cell2}]

cell1 および cell2 をパーティションしないで、 SLR1 内に配置しようととします。

XDC の例 2:

set_property USER_SLR_ASSIGNMENT group_1 [get_cells {cell1 cell2}]

cell1 および cell2 をパーティションしないで、同じ SLR 内に配置しようとしますが、特定の SLR に配置されるわけ

ではありません。


• 配置

関連項目

359 ページの「USER_CROSSING_SLR」

361 ページの「USER_SLL_REG」





VCCAUX_IOVCCAUX_IO は、指定した I/O の VCCAUX_IO レールの動作電圧を指定します。

VCCAUX_IO プロパティの割り当てが正しいことをチェックする DRC があります。

• VCCAUXIOBT (警告): VCCAUX_IO の値が NORMAL または HIGH になっているポートが HP バンクのみに配置

されていることを確認します。

• VCCAUXIOSTD (警告): VCCAUX_IO の値が NORMAL または HIGH になっているポートで HR バンクでのみサ

ポートされている IOSTANDARD が使用されていないことを確認します。

• VCCAUXIO (エラー ): VCCAUX_IO の値が NORMAL になっているポートが、 VCCAUX_IO の値が HIGH になっ

ているポートと同じバンクに制約/配置されていないことを確認します。


7 シリーズ FPGA、および Zynq-7000 SoC デバイスの HP (High Performance) バンク I/O のみ。



値

• DONTCARE (デフォルト )

• NORMAL

• HIGH

構文

Verilog 構文

この属性を設定するには、適切な Verilog 属性構文を最上位出力ポート宣言の前に配置します。

(* VCCAUXIO = "{DONTCARE|NORMAL|HIGH}" *)


// Specifies a “HIGH” voltage for the VCCAUX_IO rail connected to this I/O(* VCCAUX_IO = "HIGH" *) input ACT3,





VHDL 構文

この属性を設定するには、最上位出力ポート宣言の前に適切な VHDL 属性構文を配置してください。


attribute VCCAUX_IO : string;


attribute VCCAUX_IO of port_name : signal is value;

説明:


VHDL の構文例

ACT3 : in std_logic;attribute VCCAUX_IO : string;-- Specifies a HIGH voltage for the VCCAUX_IO rail connected to this I/Oattribute VCCAUX_IO of ACT3 : signal is “HIGH”;

XDC 構文

set_property VCCAUX_IO value [get_ports port_name]

説明:


XDC の構文例

# Specifies a HIGH voltage for the VCCAUX_IO rail connected to this I/Oset_property VCCAUX_IO HIGH [get_ports ACT3]



• place_design

• report_power




付録 A

その他のリソース

ザイリンクスリソース

アンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照して

ください。

ソリューションセンター

デバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。デザイ

ンアシスタント、デザインアドバイザリ、トラブルシューティングのヒントなどが含まれます。

Documentation Navigator およびデザインハブ

ザイリンクス Documentation Navigator (DocNav) では、ザイリンクスの資料、ビデオ、サポートリソースにアクセス

でき、特定の情報を取得するためにフィルター機能や検索機能を利用できます。 DocNav を開くには、次のいずれか

を実行します。

• Vivado IDE で [Help] → [Documentation and Tutorials] をクリックします。

• Windows で [スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [DocNav] をクリックします。

• Linux コマンドプロンプトに「docnav」と入力します。

ザイリンクスデザインハブには、資料やビデオへのリンクがデザインタスクおよびトピックごとにまとめられてお

り、これらを参照することでキーコンセプトを学び、よくある質問 (FAQ) を参考に問題を解決できます。デザインハブにアクセスするには、次のいずれかを実行します。

• DocNav で [Design Hubs View] タブをクリックします。

• ザイリンクスウェブサイトのデザインハブページを参照します。

注記: DocNav の詳細は、ザイリンクスウェブサイトの Documentation Navigator ページを参照してください。

注意: DocNav からは、日本語版は参照できません。ウェブサイトのデザインハブページをご利用ください。


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=design+hubs

https://japan.xilinx.com/cgi-bin/docs/rdoc?t=docnav

https://japan.xilinx.com/support

https://japan.xilinx.com/support/solcenters.htm



付録 A: その他のリソース

参考資料

このガイドの補足情報は、次の資料を参照してください。

注記: 日本語版のバージョンは、英語版より古い場合があります。

1. 『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470: 英語版、日本語版)

2. 『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471: 英語版、日本語版)

3. 『7 シリーズ FPGA クロッキングリソースユーザーガイド』 (UG472: 英語版、日本語版)

4. 『7 シリーズ FPGA コンフィギャラブルロジックブロックユーザーガイド』 (UG474: 英語版、日本語版)

5. 『7 シリーズ FPGA パッケージおよびピン配置ユーザーガイド』 (UG475: 英語版、日本語版)

6. 『7 シリーズ FPGA および Zynq-7000 SoC XADC デュアル 12 ビット 1MSPS アナログ-デジタルコンバーターユー

ザーガイド』 (UG480: 英語版、日本語版)

7. 『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570: 英語版、日本語版)

8. 『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571: 英語版、日本語版)

9. 『UltraScale アーキテクチャクロッキングリソースユーザーガイド』 (UG572: 英語版、日本語版)

10. 『UltraScale アーキテクチャコンフィギャラブルロジックブロックユーザーガイド』 (UG574: 英語版、日本語版)

11. 『UltraScale および UltraScale+ FPGA パッケージおよびピン配置ユーザーガイド』 (UG575: 英語版、日本語版)

12. 『UltraScale アーキテクチャシステムモニターユーザーガイド』 (UG580: 英語版、日本語版)

13. 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)

14. 『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894)

15. 『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895)

16. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896)

17. 『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニング』 (UG899)

18. 『Vivado Design Suite ユーザーガイド : 合成』 (UG901)

19. 『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903)

20. 『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904)

21. 『Vivado Design Suite ユーザーガイド : 階層デザイン』 (UG905)

22. 『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906)

23. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908)

24. 『UltraFast 設計手法ガイド (Vivado Design Suite 用)』 (UG949)

25. 『Vivado Design Suite 7 シリーズ FPGA ライブラリガイド』 (UG953)

26. 『UltraScale アーキテクチャライブラリガイド』 (UG974)

27. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994)

28. 『Soft Error Mitigation Controller LogiCORE IP 製品ガイド』 (PG036: 英語版、日本語版)

29. 『JTAG to AXI Master LogiCORE IP 製品ガイド』 (PG174)

30. 『Integrated Bit Error Ratio Tester 7 Series GTX Transceivers LogiCORE IP 製品ガイド』 (PG132)

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug470_7Series_Config.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug470_7Series_Config.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug471_7Series_SelectIO.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug471_7Series_SelectIO.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug472_7Series_Clocking.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug472_7Series_Clocking.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug474_7Series_CLB.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug474_7Series_CLB.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug475_7Series_Pkg_Pinout.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug475_7Series_Pkg_Pinout.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug480_7Series_XADC.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug480_7Series_XADC.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug570-ultrascale-configuration.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug570-ultrascale-configuration.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug571-ultrascale-selectio.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug571-ultrascale-selectio.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug572-ultrascale-clocking.pdf

https://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ihi0051a/index.html

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug572-ultrascale-clocking.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug574-ultrascale-clb.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug574-ultrascale-clb.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug575-ultrascale-pkg-pinout.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug575-ultrascale-pkg-pinout.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug580-ultrascale-sysmon.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug580-ultrascale-sysmon.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=sem;v=latest;d=pg036_sem.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=sem;v=latest;d=j_pg036_sem.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug835-vivado-tcl-commands.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug895-vivado-tcl-scripting.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug895-vivado-system-level-design-entry.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug896-vivado-ip.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug899-vivado-io-clock-planning.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug901-vivado-synthesis.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug903-vivado-using-constraints.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug904-vivado-implementation.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug905-vivado-hierarchical-design.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug906-vivado-design-analysis.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug908-vivado-programming-debugging.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug949-vivado-design-methodology.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug953-vivado-7series-libraries.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug974-vivado-ultrascale-libraries.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2019.2;d=ug994-vivado-ip-subsystems.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=jtag_axi;v=latest;d=pg174-jtag-axi.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=ibert_7series_gtx;v=latest;d=pg132-ibert-7series-gtx.pdf




付録 A: その他のリソース

31. 『Virtual Input/Output LogiCORE IP 製品ガイド』 (PG159)

32. Vivado Design Suite の資料

トレーニングリソース

ザイリンクスでは、この資料に含まれるコンセプトを説明するさまざまなトレーニングコースおよび QuickTake ビデ

オを提供しています。次のリンクから関連するトレーニングリソースを参照してください。

1. Vivado Design Suite QuickTake ビデオチュートリアル

2. Vivado Design Suite QuickTake ビデオ: デザイン制約の概要

3. Vivado での FPGA 設計導入トレーニングコース

4. Vivado Design Suite での FPGA 設計実践

5. UltraScale アーキテクチャを含むデザイン

お読みください: 重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適

用される法律が許容する最大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供

され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれ

らに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または

貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わな

い (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害に

は、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の

損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能で

あったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に

含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いま

せん。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりません。一

定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、 https://japan.xilinx.com/legal.htm#tos で見られるザイリンク

スの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件

に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプリケー

ションに使用するために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの製品を

使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。 https://japan.xilinx.com/legal.htm#tos で見られるザイリンク

スの販売条件を参照してください。

自動車用のアプリケーションの免責条項

オートモーティブ製品 (製品番号に「XA」が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性

の機能 ( 「セーフティ設計」 ) がない限り、エアバッグの展開における使用または車両の制御に影響するアプリケーション ( 「セー

フティアプリケーション」 ) における使用は保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用

前または提供前に安全を目的として十分なテストを行うものとします。セーフティ設計なしにセーフティアプリケーションで製品

を使用するリスクはすべて顧客が負い、製品の責任の制限を規定する適用法令および規則にのみ従うものとします。

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け付けておりません。あらかじめご了承ください。

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https://japan.xilinx.com/cgi-bin/docs/rdoc?t=vivado+docs

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=vivado+videos

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/design-constraints-overview.html

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=fpga/essentials-of-fpga-design.htm

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/vivado-static-timing-analysis-design-constraints.htm

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=fpga/designing-with-ultrascale-architecture.htm

https://japan.xilinx.com/legal.htm#tos

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