Übung Integrierte Schaltungen - msc.tu- ?· Dr. Norman Wolf Übung Integrierte Schaltungen 6. Übung:…

Embed Size (px)

Text of Übung Integrierte Schaltungen - msc.tu- ?· Dr. Norman Wolf Übung Integrierte Schaltungen 6....

  • Dr. Norman Wolf

    bung Integrierte Schaltungen

    6. bung: Pseudo-NMOS, CMOS,

    Verzgerungszeit, Schaltschwelle,Verlustleistung

  • Dr. Norman Wolf

    Organisatorisches

    Termine:

    Klausurvorbereitungsstunde: Fr. 28.02.2014 http://www.meis.tu-berlin.de/menue/studium_und_lehre/

    lehrangebot_ws/is_ue/

    norman.wolf@hhi.fraunhofer.de

    14.02.2014

    24.01.2014

    10.01.2014

    13.12.2013

    29.11.2013

    15.11.2013

    01.11.2013

  • Dr. Norman Wolf

    Aufgabe 1: CMOS-Inverter Das rechte Bild zeigt einen CMOS-Inverter mit seinen internen Kapazitten,

    die beim Schalten (zustzlich zur Last) umgeladen werden mssen. Die verwendeten PMOS- und NMOS-Transistoren sollen identische Eigenschaften aufweisen mit Ausnahme von:

    Der NMOSTransistor wurde mit minimalen Gateabmessungendimensioniert (Wn = Wmin, Ln = Lmin), beim PMOS-Transistor wurde die Gateweite um den Faktor R grer gewhlt, damit beide Transistoren gleiche Stromtreibfhigkeit besitzen.

    Nehmen Sie folgende Gren fr die internen Kapazitten der Transistoren an:

    Mittlere GateSource Kapazitt des Transistors

    Mittlere GateDrain Kapazitt des Transistors

    Mittlere DrainSubstrat Sperrschichtkapazitt des Transistors

    Zuleitungskapazitt des Inverters

    Oxidkapazitt des Transistors

  • Dr. Norman Wolf

    Aufgabe 1: CMOS-InverterAufgabe:a) Um welchen Faktor R muss der PMOS-Transistor breiter gewhlt

    werden, damit beide Transistoren gleiche Stromergiebigkeit haben?

    b) Wie gro ist die interne Lastkapazitt CL,intern des Inverters in Vielfachen von ?

    c) In der Vorlesung wurde gezeigt, dass sich Verzgerungszeit eines solchen Inverters vereinfacht ausdrcken lsst als:

    Formen Sie die Gleichung fr die Verzgerungszeit td so um, dass CL/CGate,n als Term vorhanden ist (verwende IDS=IDS,n). Welches Verhltnis ergibt sich fr CL/CGate,n. fr den Fall, dass keine externe Last am Ausgang angeschlossen ist ?

    d) Nehmen Sie an, die Gateweiten beider Transistoren werden um den Faktor k grer gewhlt. Berechnen Sie td0,neu fr diesen neuen Inverter.

  • Dr. Norman Wolf

    Aufgabe 1: CMOS-InverterAufgabe:e) Wie gro ist die externe Lastkapazitt CL,extern

    des Inverters in Vielfachen der Oxidkapazitt des NMOSTransistors , wenn ein weiterer, gleich dimensionierter Inverter getrieben werden soll (Verdrahtungskapazitt CV = 0)?

    f) Sie wollen mit einem Inverter mehrere andere gleichartige Inverter treiben.Wie hngt die Verzgerungszeit des treibenden Inverters vom Fan-Out FO ab?Hinweis: Bercksichtigen Sie auch die Kapazitt von langen Leitungen CW!

  • Dr. Norman Wolf

    Aufgabe 2: Pseudo-NMOS-, CMOS-Inverter Die Bilder rechts zeigen einen Pseudo-NMOS-Inverter und einen CMOS-

    Inverter. Die verwendeten PMOS- und NMOS-Transistoren sollen identische Eigenschaften aufweisen mit folgenden Einschrnkungen:

    ;

    Die Versorgungsspannung betrgt: .A) Logische Schaltschwelle: Die Inverter sollen so dimensioniert werden, dass sie eine symmetrische

    logische Schaltschwelle aufweisen, d.h., dass sich bei einer Eingangsspannung von eine Ausgangsspannung von einstellt.

    Aufgabe:a) In welchem Betriebsbereich (Trioden- oder Sttigungsbereich) befinden sich die

    Transistoren fr ?b) Da kein Ausgangsstrom in die Inverter hinein oder hinaus fliet, mssen der

    PMOS- und der NMOS-Transistor eines Inverters den gleichen Drain-Stromaufweisen. Bestimmen Sie aus dieser Bedingung das fr eine symmetrische Schaltschwelle notwendige Verhltnis der Transistorweiten Wn/Wp.Anmerkung: Die Kanallngen der Transistoren seien fr alle Transistoren gleich, nmlich minimal, und sollen auch nicht verndert werden. Vernachlssigen Sie die Kanallngenmodulation.

    UDD

    UOUT

    UIN

    UDD

    UOUTUIN

    CMOS

    Pseudo-NMOS

  • Dr. Norman Wolf

    Aufgabe 2: Pseudo-NMOS-, CMOS-Inverter

    Pseudo-Nmos:(1) NMOS OFF, PMOS Triode(2) NMOS Sttigung, PMOS Triode(3) NMOS Triode, PMOS Triode(4) NMOS Triode, PMOS Sttigung

    CMOS:(1) NMOS OFF, PMOS Triode(2) NMOS Sttigung, PMOS Triode(3) NMOS und PMOS in Sttigung(4) NMOS Triode, PMOS Sttigung(5) NMOS Triode, PMOS OFF

  • Dr. Norman Wolf

    Aufgabe 2: Pseudo-NMOS-, CMOS-Inverter Die Bilder zeigt einen Pseudo-NMOS-Inverter und einen CMOS-Inverter.

    Die verwendeten PMOS- und NMOS-Transistoren sollen identische Eigenschaften aufweisen mit folgenden Einschrnkungen:

    ;

    Die Versorgungsspannung betrgt: .

    B) Ausgangspegel:

    Es sollen die nominalen Ausgangsspannungspegel Uout,lo und Uout,hi der beiden Inverterschaltungen berechnet werden.

    Aufgabe:c) Nehmen Sie an, dass die Weiten der Transistoren so gewhlt wurden, wie im

    Aufgabenteil A) berechnet. Bestimmen Sie Uout fr Uin = 0 V und fr Uin = 5 V.

    d) ndern sich die Ausgangspegel, wenn die Kanalweiten der PMOS- und NMOS-Transistoren gleich gewhlt werden? Ist in diesem Fall fr beide Invertertypen eine ausreichende Strsicherheit gewhrleistet?

    UDD

    UOUT

    UIN

    UDD

    UOUTUIN

    CMOS

    Pseudo-NMOS

  • Dr. Norman Wolf

    Aufgabe 3: Verlustleistung Die Versorgungsspannung fr eine CMOS-Schaltung soll von 5 V auf 3 V

    reduziert werden.

    Aufgabe:a) Um welchen Faktor wird der Drain-Sttigungsstrom ID,p,sat eines

    p-Kanal-Transistors reduziert (UIN=0 V)?

    Voraussetzung: ;

    b) Die Lastkapazitt CL

    eines CMOSGatters soll mit dem max. mglichen Strom konstant von 0 V auf Versorgungsspannung aufgeladen werden. Um welchen Faktor wird diese Ladezeit t

    risegrer, bei oben genannter

    Versorgungsspannungsreduktion? Mit wie viel Prozent der ursprnglich erreichbaren Taktfrequenz f

    max,5Vkann die Schaltung nun max. arbeiten?

    Voraussetzung: Lastkapazitt CL = konst.

    c) Die Schaltung soll mit 3 V Versorgungsspannung und der berechneten max. Taktfrequenz aus Aufgabenteil b) betrieben werden. Um welchen Faktor reduziert sich die dynamische Verlustleistung PDYN der Schaltung gegenber einem Betrieb mit 5 V Versorgungsspannung und der ursprnglichen Taktfrequenz f

    max,5V?

    Anmerkung: Vernachlssigen Sie die Quer- und Leckstrme!

    UDD

    UOUTUIN

    CL

    IC

    ID,p

  • Dr. Norman Wolf

    Lsung Aufgabe 1a) Im Sttigungsbereich gilt nherungsweise:

    Bei gleichen Aussteuerungen und gleicher Dimensionierung werden die Drainstrme von den Beweglichkeiten bestimmt.

    mit und ;

    b) CGD wirkt am Eingang bzw. am Ausgang als wre diese Kapazitt doppelt so gro. Das kann wie folgt erklrt werden: Variiert der Eingang von 0 bis VDD, wird der Ausgang von VDD bis 0 variieren und umgekehrt. Somit verhlt sich die Kapazitt wie eine Kapazitt zwischen einem differentiellen Leitungspaar. Spaltet man die Kapazitt auf (2 mal 2CGD in Serie, so wurde das Potential zwischen diesen beiden Kapazitten bei konstanten UDD/2 liegen. Somit wirk am Eingang 2CGD - Kapazitt nach konstantem Potential. (In bung 5 wurde die Eingangkapazitt bereits berechnet 1+|AV| mit Av=-1 beim Inverter)

  • Dr. Norman Wolf

    Lsung Aufgabe 1c) Fr eine Konstanten Ladestrom gilt:

    Das einfachste Modell fr die Verzgerungszeit sieht die Aufladung der Aufgangskapazitten mit einem konstanten Sttigungsstrom von 0 nach UDD/2 vor:

    mit

    Verzgerungszeit ohne externe Belastung:

    d)

    Verzgerungszeit bei Weitennderung verndert sich nicht!

  • Dr. Norman Wolf

    Lsung Aufgabe 1e)

    f) Es gilt:

    (unabhngig vom Fan-Out)

    CW ist die Kapazitt von langen Leitungen (l > 30 m) undCV ist die Kapazitt der Verdrahtung zu benachbarten Gattern.

    Die Verzgerung mit externer Last:

    Mit greren Kanalweiten kann der Einfluss der Verdrahtungskapazitten verringert werden

  • Dr. Norman Wolf

    Lsung Aufgabe 2A)

    a) siehe Folie zu den Kennlinien

    b) mit , und

    Pseudo-NMOS:- p-Kanal-Transistor: Triodenbereich

    - n-Kanal-Transistor: Sttigungsbereich

    CMOS:

  • Dr. Norman Wolf

    Lsung Aufgabe 2B) CMOS:

    c)

    d) Maximale Strsicherheit - unabhngig von der Dimensionierung (ratioless logic)

    Pseudo-NMOS:c) :

    mit

    d) Strsicherheit nur bei einer bestimmten Dimensionierung gegeben (ratioed logic)

    (Uout hngt vom Wn/Wp-Verhltnis ab)

  • Dr. Norman Wolf

    Lsung Aufgabe 3a) Voraussetzung: = konst. U

    T= konst.

    Reduktionsfaktor:

    b) Mit konstantem Sttigungsstrom gilt:

    = Ladezeit der Lastkapazitt

    c) Verlustleistung:Dynamische Verlustleistung:

    mit

    starke Reduktion der Verlustleistung!

  • Dr. Norman Wolf

    Teilklausur Integrierte Schaltungen

    Dauer: 75 min

    Zugelassene Hilfsmittel: Schreibzeug

    Achtung: Prfungsmodalitten! Die Prfung wurde zu EINER prfungsquivalenten Studienleistung aus

    "Physik und Technologie der Halbleiterbauelemente" und "Integrierte Schaltungen" zusammengelegt (durch das Prfungsamt).

    Die Klausuranmeldung fr Bachelor Absolventen muss elektronisch in QISPOS bis zum erfolgen.

    ACHTUNG: Wer sich bei QISPOS anmeldet MUSS definitiv an beiden Teilprfungsterminen teilnehmen. Die Note wird aus den Ergebnissen beider Teilklausuren (IS, PuTHBL) bestimmt. Fr ein Bestehen der Klausur ist es notwendig eine Mindestpunktzahl fr jede der einzelnen Lehrveranstaltungen zu erreichen.

    Fr alle anderen Flle muss eine schriftliche Anmeldung fr die Teilklausur IS im Raum E 222 (Sekr. E3) erfolgen (Eintrag in die ausliegende Anmeldeliste).

    Diplomanden tragen sich bitte (wie bisher) in di