Teil V Inverter Schaltverhalten, Verlustleistung ...· 2/ 39 VL 0433 L608 Integrierte Schaltungen

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Teil VInverter

Schaltverhalten, VerlustleistungTreiberschaltungen

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VL 0433 L608 Integrierte Schaltungen Dr. Wolf / Prof. Klar

Zusammenfassung letzte VL: Idealisiertes Logikelement Pegeldefinition (UIL, UIH, UOL, UOH), Pegelregeneration Strabstnde (NML, NMH)

Inverter (Pegelregeneration, Invertierung, Treiber) NMOS-Inverter (ratioed Logik, hohe Verlustleistung)

NMOS mit passiver Last NMOS mit aktiver Last (Verarmungstyp) Pseudo-NMOS mit PMOS als Last

CMOS-Inverter (ratioless Logik, geringe Verlustleistung) UDD/UT fr Strsicherheit,

aber UDD/UT klein geringe Stromergiebigkeit

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Schaltverhalten

Verlustleistung

Treiberschaltungen

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Schaltverhalten

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Grenzfrequenzen: fun - Unity-Gain-Frequenz

Spannungsverstrkung = 1 = Verstrkungs-Bandbreiteprodukt bei einer Polstelle

(fun=Av,DC*f3dB) Fr CMOS-Inverter mit , :

fT - Transitfrequenz Stromverstrkung =1: Einzelner Transistor:

fMAX - Maximale Oszillationsfrequenz Leistungsverstrkung = 1 (Maximum-Available-Gain: Power Match am Ein- und Ausgang)

f (log)

|Av| [dB]

|Av,DC| [dB]

f3dB (fp) fun

0

mpmnm ggg += GDLL CCC +=*

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Transitfrequency fT

Fr Geschwindigkeitssttigung:/L ist ungefhr konstant:

genauer:

mit

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VL 0433 L608 Integrierte Schaltungen Dr. Wolf / Prof. KlarSkalierungseffekte von integrierten analogen Schaltungen

Der Ausgangsleitwert gDS wird bei maximaler Steilheit gm angegeben.gm/gDS = gm*r0

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Bedeutung von gm Verstrkung abhngig von gm Maximale Frequenz abhngig von gm Rauschen eines Verstrkers bezogen auf den

Eingang umgekehrt proportional zu gm Fazit:

Hohes gm bei niedriger Verlustleistung Vorteil fr Bipolar-Transistoren Flchenminimierung (Kostenreduktion) machen

CMOS attraktiver Integration von digitalen und analogen Schaltungen auf eine Chip

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VL 0433 L608 Integrierte Schaltungen Dr. Wolf / Prof. KlarSchaltverhalten im Grosignalbetrieb

Definition: Am Eingang:

Anstiegszeit tr und Abfallzeit tf definiert zwischen den 10-%- und 90-%-Punkten des Spannungsverlaufs eines Signals

Am Ausgang:Anstiegszeit tLHAbfallzeit tHL

Verzgerung (tPHL bzw. tPLH ):(propagation delay)Zeitintervall zwischen den 50-%-Werten der Eingangs- und Ausgangssignale

Signalfrequenz (fS):fS=1/tcycTaktfrequenz fT=2*fsDatenrate: DR = fT

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Kennlinieneigenschaften: Kennlinie sollte symmetrisch sein

Lastkapazitt wird genau so schnell aufgeladen wie entladen! schnelles Schaltverhalten, weniger Jitter (Flankenstreuung)

Schaltschwelle UM sollte bei UDD/2 liegen!

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VL 0433 L608 Integrierte Schaltungen Dr. Wolf / Prof. KlarVerzgerungszeit tp

Mittlere Verzgerungszeit (Gatterlaufzeit):

Symmetrische Kennlinie:

Berechnung (einfach ):Entladevorgang der Lastkapazitt CLvon UDD (t1=0) nach UDD/2 (t2=tp)

( )pHLpLHp ttt += 21

pHLpLHp ttt ==

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Bessere Approximation:Entladen ber quivalenten Widerstand Ron:

mitTransformationspaare:

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VL 0433 L608 Integrierte Schaltungen Dr. Wolf / Prof. KlarVerzgerungszeit tp quivalenter Widerstand

Bei unsymmetrischer Kennlinie muss Faktor R bercksichtigt werden!

sollte mglichst klein sein (geringe Flche) Wechsel am Eingang von UDD nach 0 V

quivalente Widerstand Ronp

Es folgt: mit

Mittlerer Widerstand Ri bzw. Ron:

DDU

onnR

onpR

S

SLC

Schaltermodell eines CMOS-Inverters

=n

pR W

W

DSatp

DDonp I

UR =

onn

onp

R RRr

=

p

nr

=

( )

+=+=

Ronnonponni

rRRRR

121

21

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VL 0433 L608 Integrierte Schaltungen Dr. Wolf / Prof. KlarVerzgerungszeit tp quivalenter Widerstand

Fr die Verzgerungszeit ergibt sich:

Als nchstes muss CL bestimmt werden

( )pLHpHLp ttt += 21

+=

+=+=

RDSatn

DDLp

RLonnLonponnp

rIUCt

rCRCRRt

169,021

1269,02ln)(

21

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VL 0433 L608 Integrierte Schaltungen Dr. Wolf / Prof. KlarVerzgerungszeit tp quivalente Kapazitt

Einfache Modellierung der Lastimpedanz:

Detailliertes Modell:CjSperrschichtkapazitt eines minimal dimensionierten n-Kanal-Transistors.

CWKapazitt von langen Leitungen (l > 30m)

CVKapazitt der Verdrahtung zu benachbarten Gattern

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Auftrennung der CGD (Miller-Effekt)

Mit |AV|=1 folgt: Cin = 2 CGD und Cout = 2 CGD

CGDIin

Uin Uout

Iout

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VL 0433 L608 Integrierte Schaltungen Dr. Wolf / Prof. KlarVerzgerungszeit tp quivalenten Kapazitt

Fo: Anzahl der angeschlossenen Transistoren bzw. Stufen (fan out)

Gesamtkapazitt (quivalenten Kapazitt ) CL:

intern extern

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VL 0433 L608 Integrierte Schaltungen Dr. Wolf / Prof. KlarVerzgerungszeit tp

Weitere Vereinfachungen:

mit

Es gilt:

mit erhlt man:

Wenn die Verdrahtungskapazitt vernachlssigt werden kann, sollte:

gleichzeitig symmetrische bertragungskennlinie und optimale Gatterlaufzeit nicht realisierbarWenn der Einfluss der Verdrahtungskapazitt berwiegt, sollten grere Werte fr R gewhlt

( ) ( )[ ] '121 WjGSOOGDRL CCCFFCC +++++= VOWW CFCC +=

'

+=

RDSatn

DDLp

rIUCt

169,0

21

0/ = Rpt ( )

++++=

GDGSOjGD

WR CCFCC

Cr22

1'

32 bisrR =

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Unterteilung nach internen und externen Kapazitten: Definition der Gatterlaufzeit tP0 ohne externe Last

(intrinsische Gatterlaufzeit):

Eingangskapazitt eines Inverters Cinv entspricht sehr gut der internen Lastkapazitt CL,intern

Gatterlaufzeit tP ist eine lineare Funktion von CL,extern/Cinv CL,extern/Cinv wird effektives fanout f genannt lange Leitungsstcke verschlechtern dramatisch die

Gatterlaufzeit!

)/1()/1(69,0

)(69,0

int0

intint

int

ernLLexternP

ernLLexternernLeq

LexternernLeqP

CCtCCCR

CCRt

+=

+=

+=

)1()1( 00 ftCCtt P

inv

LexternPP +=+=

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VL 0433 L608 Integrierte Schaltungen Dr. Wolf / Prof. KlarIntrinsische Verzgerungszeit tp0

PMOS-Transistor zweimal so weit: R=2 Cinv=CLinter,n=3CGate,n (~ 3CGS + Gate-Drain- und Sperrschichtkapazitten)mit Req = UDD/IDS,sat ergibt sich:

kleines Verhltnis von UT/UDD fr kurze Schaltzeit kleinere Einsatzspannungen

erhhten Leckstrme geringere Strsicherheit

gre Versorgungspannung DIBL und Zuverlssigkeitsprobleme hhere Verlustleistung

minimal zulssige Transistorlnge L verwenden Strukturverkleinerung (Effekt von L dominiert ber UDD)

( )2

2

20

121

3

21

3

=

=

DD

TnDDn

TnDDoxn

DDGatenp

UUU

L

UUL

Wc

UCt

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VL 0433 L608 Integrierte Schaltungen Dr. Wolf / Prof. KlarMessung der Gatterlaufzeit

Bestimmung mit Ringoszillatoren: ungerade Zahl von

Inverternkein stabiler Zustand

Schaltung schwingt mitPeriodendauer T :

Definierte Startbedingung mit NAND-Gatter: Keine Schwingung wenn Start=0

Laufzeit abhngig von Temperatur Lsung: Bestimmung beim ZTC-Punkt

(Zero Temperature Coefficient Point)

ptNT = 2

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VL 0433 L608 Integrierte Schaltungen Dr. Wolf / Prof. KlarLayoutbetrachtungen

schnellere Schaltungendurch Faltung der Transistoren Reduzierung des

Gatewiderstandes (Faktor 4) Drain-Gebiete nur halb

so gro (Cj bzw. CDB)

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Verlustleistung

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Verlustleistung= in den Transistoren in Wrme umgesetzte Leistung

Zwei Arten: dynamisch PDyn

Umladung der Lastkapazitten PC Durch Querstrom verursachte Verlustleistung PSC

statisch PStat Verursacht durch Leckstrme Pleak (CMOS) Verursacht durch statische Strme (CML, NMOS Logik)

Gesamtverlustleistung:

LeakSCC PPPP ++=

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