Structura si organizarea calculatoarelor

LABORATOR 2Implementarea unui sumator elementar complet

folosind mediul integrat XILNX ISE 9.2.04i

Scopul lucrarii

Scopul lucrarii este implementarea unei scheme logice combinationale relativ simple – un sumator elementar complet – folosind mediul integrat XILNX ISE 9.2.04i.

Desfasurarea lucrarii

Pasul 1 – Crearea proiectului

Se lanseaza in executie mediul integrat ISE si se creaza un proiect cu nu mele su melem conform procedurii descrise in labora torul p recedent. Proiectul va fi creat in directorul D: \temp .

Figura 1Se apasa butonul NEXT.

In ur matorul ecran se alege dispozitivul XC3S400 , se bifeaza Enable Enhanced Design Summary si se apasa butonul NEXT (figura 2).

Figura 2Apasati apoi butonul NEXT in ur matoarele doua ecrane si apoi butonul FINISH.

Pasul 2 – Crearea fi sierului care contine schema sumatoruluiAdaugati apoi la p roiect un fisier de tip Schematic cu nu mele su melem si adaugati - l la proiect, ca in figura 3 .

Figura 3

Editati apoi su melem.sch asa cum s ti ti deja din cadrul laboratorului p recedent, pana cand veti obtine schema din figura 4 :

Figura 4

Observati ca in schema din figura 4 sunt figurate porturile de intrare si de iesire, dar intrarile in schema inca nu sunt aplicate si la intrarile portilor AND. La intrarile portilor AND sunt legate in aceasta faza doar niste sar me. Pentru a lega aceste sarme la intrarile in schema, aplicati ur matoarea procedura:– faceti click cu butonul din dreapta al mouse - lui pe sar ma legata la p rima intrare din

prima poarta AND;din meniul care apare selectati Rename Selected Net... (figura 5 ); va aparea o fereas tra similara cu cea din figura 6 ;

– redenu miti nodul “A”, ca in figura 7 si apasa ti OK;– va aparea o fereast ra de avertizare ca in figura 8 ; apasati butonul Yes .

Figura 5

Figura 6 Figura 7

Figura 8

Repetati p rocedura pana cand obtineti schema din figura 9 :

Figura 9Nu uitati sa salvati schema!

Pasul 3 – Crearea fi sierului de constrangeri si specificarea acestoraInchideti editorul de scheme (Window → Close). Faceti click cu butonul din dreapta al mouse - ului pe nu mele schemei si alegeti optiunea New Source... (ca in figura 10 ).

Figura 10

Alegeti optiunea Implementation Constraints File, nu mele fisierului de const rangeri fiind su melem (figura 11 ). Bifati Add to project si apasati butonul NEXT.

Figura 11

In ur matorul ecran apasati butonul FINISH.

Faceti click pe nu mele fisierului de const rangeri (sum elem.ucf), iar apoi, in fereas tra Proces s e s , faceti dublu click pe optiunea Assign Package Pins (figura 12 ).

Figura 12

Va fi lansat in executie Pinout and Area Constraints Editor (PACE), ca in figura 13 :

Figura 13Completati coloana Loc ca in figura 13 , dupa care salvati fisierul de cons trangeri si inchideti PACE. Semnificatia valorilor din coloana Loc se gaseste in documentatia placii de dezvoltare (http: / / w w w.cs.ucv.ro / ~ ado / s oc /S3BOARD - rm.pdf), la paginile 21 - 22.

Pasul 4 – Crearea fi sierului de configurare a FPGAFaceti click pe nu mele schemei (sum elem.sch ), iar in fereas tra Proces s e s faceti click dreapta pe Generate Programming File, alegand optiunea Properties (ca in figura 14 ).

Figura 14

Alegeti categoria Startup Options si modificati valoarea pentru FPGA Start - Up Clock , alegand JTAG Clock , iar apoi apasati butonul OK (figura 15 ).

Figura 15

Faceti apoi dublu click pe Generate Programming File.

In directorul D: \temp \ s u m elem va fi generat fisierul su melem.bit, fisier care va fi folosit pent ru programarea FPGA-ului.

Pasul 5 – Configurarea FPGA de pe placa de dez v oltare

Chemati profesorul pentru conectarea placii!

Configurarea FPGA de pe placa de dezvoltare se realizeaza conform ur matoarei proceduri:

1. Se conecteaza cablul de p rogramare conform figurii 16 .Atentie la m odul de conectare! Cablul poate fi introdus cu usurinta decalat!

Figura 16

2. Se alimenteaza placa (figura 17 )

Figura 17

3. Se lanseaza in executie p rogramul ExPort, care permite p rogramarea FPGA (figura 18). Va aparea fereas tra din figura 19 .

Figura 18

Figura 19

4. Se apasa butonul Initialize Chain. Va aparea lantul JTAG al dispozitivelor care pot fi p rogramate, in cazul nostru circuitul FPGA si o memorie ROM. Se bifeaza check - box -ul aferent me moriei ROM; ca ur mare, me moria ROM nu va fi p rogramata. Pentru FPGA se alege fisierul obtinut la pasul 4, i.e. D: \temp \ s u m elem \ s u m elem.bit. Se obtine situa tia din figura 20 .

Figura 20

5. Se apasa butonul Program Chain.6. Folosind butoanele SW0, SW1 si SW2 se genereaza toate combinatiile posibile de 3 biti

si se observa LED-urile LD0 si LD1.

Daca functioneaza corect, chemati profesorul pentru validare.