Upload
others
View
37
Download
2
Embed Size (px)
Citation preview
Prof.univ.dr.ing. Oniga Ștefan
SISTEME CU CIRCUITE INTEGRATE DIGITALE (EA II)ELECTRONICA DIGITALA (CAL II)
Introducere în utilizareaprogramului XILINX ISE
Medii de dezvoltare• Design Entry (Descrierea proiectului)
• Schematic sau limbaj HDL– Xilinx Foundation ISE (ISE WebPack)– Alte programe
• Mentor Graphics: FPGA Advantage• Celoxica: DK Design Suite
• Sintetizarea: (Design Synthesis)• conversie optimizată a unui proiect de la nivel de
descriere structurală / comportamental abstractă la nivel de poartă logică
– XST: Xilinx Synthesis Technology– Mentor: Leonardo Spectrum– Synplicity: Synplify Pro– Celoxica: DK Design Suite
• Simulare:– Mentor: Modelsim– Aldec: Active‐HDL– Celoxica: DK Design Suite
• Implementare (slide‐ul următor)• Verificare in Circuit:
– Xilinx: ChipScope
ImplementareTRANSLATE → MAP →PAR (place & route)• TRANSLATE: merge, netlist (EDIF) (netlist‐urile ce constituie
proiectul se contopesc într‐o singură reprezentare)• MAP = mapare tehnologică implementare folosind primitivele
circuitului FPGA folosit (LUT, bistabile...)• PAR (Place and Route) = plasare fizică și conectare
Generate Programming File• Generare fișier de configurare cu extensia .bit (Bitstream)• Încărcare prin standard serial (JTAG) folosind subprogram
IMPACT sau program ADEPT
Prezentarea programului Xilinx ISE
Sources window (fisiere sursa)
Fereastra de lucru(editor)
Process window(prelucrari )
Console (fereastra de mesaje)
Creearea proiectului• Pornirea programului: Start -> Programs\Xilinx ISE Design Suite 12.3\ISE
Design Tools\Project Navigator.• Proiect nou (File→New Project) – programul creaza cate un director nou pentru
fiecare proiect,• Numele proiectului „ primul_sch ,• Fisier sursa nivelul ierarhic superior = schematic!
primul_sch primul_sch
Setarea proprietatilor FPGA• Al apasarea butonului Next se deschide fereastra Device Properties.
In coloana Value se aleg:
– Device Family: Spartan3E– Device: xc3s500E– Package: FG320– Speed Grade: ‐4– Synthesis Tool: XST (VHDL/Verilog)– Simulator: ISim (VHDL/Verilog)
• Se apasa Next, apoi Finish si se creeaza un proiect gol.
Adăugarea unui fisier sursă• Creearea unei surse noi: (Project→New Source...)!• Tipul: schematic, numele: porti_logice!• Daca vrem să adăugăm o sursă existentă: (Project→Add Source...)
Proiecte pe bază de scheme
Fereastră de editare a schemelor
Tema• Implementarea porților logice
Constraints file• Alegem Project / New Source si apoi Implementation Constraint File, alegem
numele primul(.ucf).• După apăsarea Next/Finish în fereastra Sources apare fisierul a primul.ucf.• Fiserul trebuie editat si completat cu datele inscrise pe placa
NET "btn0"NET "btn1"NET "led0"NET "led1"
LOC = „G12" ; LOC = „C11" ; LOC = „M5" ; LOC = „M11" ;
NET "led2" LOC = „P7" ;NET "led3" LOC = „P6" ;NET "led4" LOC = „N5" ;NET "led5" LOC = „N4" ;NET "led6" LOC = „P4" ;
Implementarea proiectului•Implementarea in FPGA:(Implement Design),
– View →implementation– Hierarchy → fisierul tot level– Processes → Implement Design
• Generarea fisierului de configurare
Configurarea FPGA• Se face prin incărcarea în FPGA a fișierului primul_sch.bit creat
anterior.
• Digilent Nexys2 :• http://www.digilentinc.com/Products/Detail.cfm?NavPath=2,400,790&Prod=NEXYS2
Digilent Adept Suite• https://www.digilentinc.com/Products/Detail.cfm?NavPath=2,66,828&Prod=ADEPT2
• Nexys2 reference manualhttp://www.digilentinc.com/Data/Products/NEXYS2/Nexys2_rm.pdf
Digilent Nexys 2•Xilinx Spartan-3E FPGA, 500K or 1200K gate•USB2 port providing board power, device configuration, and high-speed data transfers•Works with ISE/Webpack and EDK•16MB fast Micron PSDRAM•16MB Intel StrataFlash Flash R•Xilinx Platform Flash ROM•High-efficiency switching power supplies (good for battery-powered applications•50MHz oscillator, plus a socket for a second oscillator•75 FPGA I/O’s routed to expansion connectors (one high-speed Hirose FX2 connector with 43 signals and four 2x6 Pmod connectors)•All I/O signals are ESD and short-circuit protected, ensuring a long operating life in any environment.•On-board I/O includes eight LEDs, four-digit seven-segment display, four pushbuttons, eight slide switches•Ships in a DVD case with a high-speed USB2 cable
Digilent Adept
Configurarea FPGA:.bit (fisierul de configuraregenerat)
1 2
Testarea plăcii
Start Test:• RAM• Flash• Comutatoare• Butoane• LED-uri• Afișaj cu 7 segmente
Rezultate• Se apasă btn0 și btn1 pentru a creea toate cele 4 combinații posibile și se notează
starea ledurilor• Se verifică corectitudionea funcționării conform tabelelor de adevăr ale funcțiilor
logice
btn0 btn1 led0 NOT
led1 AND
led2 OR
led3 NAND
led4 NOR
led5 XOR
led6 XNOR
0 0
0 1
1 0
1 1
Implementarea în limbaj Verilog
Crearea proiectului• Start -> Programs\Xilinx ISE Design Suite 12.3\ISE Design Tools\Project Navigator.• File→New Project - „primulHDL”,• Fisierul top level: HDL!
Setarea proprietatilor FPGA
– Device Family: Spartan3E– Device: xc3s500E– Package: FG320– Speed Grade: ‐4– Synthesis Tool: XST (VHDL/Verilog)– Simulator: ISim (VHDL/Verilog)
• Next, Finish.
Adăugarea fișierului HDL• Project→New Source…!• Tipul: Verilog Module, nume primulHDL!
Adăugarea porturilor
Fisierul HDL generat
Fisierul HDL generat
Aici se introduce codul care descrie circuitul