7/31/2019 Proiect Clcs 1 Iulian Antonie
1/27
7/31/2019 Proiect Clcs 1 Iulian Antonie
2/27
2
CUPRINS
1. Introducere .............................................................................................. pag. 32. Tema i enunul proiectului ..................................................................... pag. 53. Tabel de adevr ....................................................................................... pag. 64. Formele canonice conjunctive i disjunctive .......................................... pag. 65. Obinerea FMD i FMC prin metoda diagramelor Karnaugh ................. pag . 86. Obinerea FMD prin metoda Quine-McCluskey ..................................... pag. 107. Implementarea funciilor cu pori logice I-NU (TTL) .......................... pag. 128. Implementarea ansamblului funciilor cu pori logice I-NU ................ pag. 149. Implementarea ansamblului funciilor astfel: F1 cu pori logice
I-NU TTL, iar F2 cu pori logice SAU-NU CMOS ............................. pag. 15
10.Multiplexoare (MUX).............................................................................. pag. 1611.Implementarea cu multiplexoare (MUX)................................................. pag. 1712.Demultiplexoare (DMUX)....................................................................... pag. 2113.Implementarea cu demultiplexoare (DMUX).......................................... pag. 2214.Calculul timpilor de propagare intrare ieire .................................... pag. 2415.Calculul puterilor disipate ....................................................................... pag. 2516.Concluzii ................................................................................................. pag. 2617.Bibliografie ............................................................................................. pag. 27
7/31/2019 Proiect Clcs 1 Iulian Antonie
3/27
3
INTRODUCERE
Un circuit logic combinaional este un circuit de comutare combinaional ce se
caracterizeaz prin aceea c la un moment dat starea ieirilor circuitului depinde doar de starea
intrrilor sale. Legtura dintre starea ieirilor i starea intrrilor este dat i n acest caz de funcia
de transfer a circuitului.
Suportul fizic utilizat n CLC este destul de variat. Studiul CLC i al celor secveniale se
face folosind un model al acestora numit reea de comutare sau schem logic. n reeaua de
comutare sau schema logic se face abstracie de caracteristicile constructive ale elementelor ce
concep reeaua sau schema logic avndu-se n vedere doar proprietile lor funcionale. Din
acest motiv reeaua are un nalt grad de generalitate, permind studiul unor clase largi de circuite
logice.
Schema bloc general (modelul general) al unui CLC reprezentat printr-o reea de
comutare sau schem logic este urmtorul:
X1, X2, ,Xnsetul valorilor de intrare
Z1, Z2, , Zmsetul valorilor de iesire
Relaii generale ntre aceste valori:
Z1 = f(X1, ,Xn) fifuncii logice
. Xivariabile logiceZm = f(X1, ,Xn)
Reea decomutare
X
X
X
Z
Z
z
7/31/2019 Proiect Clcs 1 Iulian Antonie
4/27
7/31/2019 Proiect Clcs 1 Iulian Antonie
5/27
5
TEM PROIECT NR. 58
Un circuit logic combinaional este definit de urmtoarele funcii boolene:
F1 (A, B, C) = + + ;
F2 (A, B, C) = + + ;Se cer urmtoarele:
a) S se exprime funciile F1 (A, B, C) i F2 (A, B, C) cu FCND (forma canonica normaldisjunctiv), FCNC (forma canonic normal conjunctiv), tabelul de adevr, diagrama
Karnaugh;
b) S se obin formele minime disjunctive i conjunctive ale funciilor utiliznd metodadiagramei Karnaugh;
c)
S se obin formele minime disjunctive ale celor dou funcii i prin metoda Quine McCluskey;
d) Sa se implementeze fiecare funcie logic independent, folosind numai pori logice I-NU(porile logice sunt realizate n tehnica integrat TTL);
e) S se implementeze ansamblul funciilor logice numai cu pori logice I-NU (porile logicesunt realizate n tehnica integrat TTL);
f) S se implementeze ansamblul funciilor logice n urmtoarea variant:funcia F1 (A, B, C) cu pori I-NU realizate n tehnica integrat TTL, iar funcia F2 (A, B, C) cu
pori SAU-NU realizate n tehnica integrat CMOS;
g) S se implementeze ansamblul funciilor logice cu multiplexoare de 8 i respectiv 16 cirealizate n tehnologia TTL;
h) S se implementeze ansamblul funciilor logice cu demultiplexoare de 8 i respectiv 16 cirealizate i pori logice I-NU n prima variant, respectiv cu pori I n varianta 2, toate
realizate n tehnologia CMOS;
i) S se calculeze timpii de propagare intrare ieire pentru toate schemele logice obinute;j) S se calculeze disipate pentru toate schemele logice obinute;k) S se compare soluiile de implementare obinute;
Se va face analiza, prin simulare a tuturor schemelor logice obinute utilizndu-se
pachetul de programe OrCAD.
Pe schemele logice obinute se vor specifica tipul i gradul de utilizare al fiecarui circuit
integrat.
7/31/2019 Proiect Clcs 1 Iulian Antonie
6/27
6
TABEL DE ADEVR
Nr.Crt.
A B C F1(A, B, C) F2(A, B, C)
0 0 1 0 1 0 1 1 1 0 1 0 0 0 0
1 0 1 0 1 1 0 0 0 0 0 0 0 0 02 0 1 1 0 0 1 1 0 0 1 1 1 0 13 0 1 1 0 1 0 0 0 0 0 1 0 0 14 1 0 0 1 0 1 0 1 0 1 0 0 1 15 1 0 0 1 1 0 0 0 0 0 0 0 0 06 1 0 1 0 0 1 0 0 0 0 0 1 1 17 1 0 1 0 1 0 0 0 1 1 0 0 0 0
Se poate observa c nu exist combinaii indiferente.
FORMELE CANONICE CONJUNCTIVE I DISJUNCTIVE
n aceste forme algebrice de exprimare, termenii functiei contin, fiecare, toate cele n
variabile independente ale functiei, in stare negata si/sau nenegata. Acesti termeni se numesc
termeni canonici si sunt supusi restrictiei ca nu pot cintine aceeasi variabila negata si nenegata.
Forma canonica disjunctiva (FCD) se prerezinta in scris ca o suma logica
de m termeni in P:
m
FCDPPPPf ...
321
unde:
n3211x...xxx P
n3212
x...xxx P
n321x...xxx
mP
7/31/2019 Proiect Clcs 1 Iulian Antonie
7/27
7
Operatorul logic principal este operatorul sau. Operatorii P1, P2, Pm se numesc
mintermeni i reprezint, fiecare, conjuncia ntre toate cele n variabile negate i/sau nenegate ale
funciei. Dac cel puin unul dintre termenii funciei ia valoarea 1, funcia ia valoarea 1.
Forma canonic conjunctiv(FCC) se reprezint n scris ca un produs logic
ntre m factori n S:
m
FCC SSSSf ...321
unde:
mxxxxS ...3211
mxxxxS ...
3212
...
mm xxxxS ...321
Operatorul principal este operatorul I.
Formele canonice disjunctive ale funciilorF1 (A, B, C) i F2 (A, B, C) vor fi obinute din
tabelul de adevr astfel: se iau din tabelul de adevr toi termenii canonici asociai valorii 1 a
funciei.
F1FCD
(A, B, C) = + + + = P0 + P2 + P4 + P7= (0, 2, 4, 7);
F2FCD (A, B, C) = + + + = P2 + P3 + P4 + P6= ( 2, 3, 4, 6);
Formele canonice conjunctive ale funciilor F1 (A, B, C) i F2 (A, B, C) vor fi obinute
prin negarea formei canonice disjunctive sau din tabelul de adevr astfel: se iau din tabelul de
adevr toi termenii canonici asociai valorii 0 a funciei i se neag fiecare variabil
corespunztoare.
F1FCC
(A, B, C) = ( ) ( + ) ( ) ( ) =
= S1 S3 S5 S6= (1, 3, 5, 6);
F2FCC (A, B, C) = ( ) ( ) ( ) ( ) =
= S0 S1 S5 S7= (0, 1, 5, 7);
7/31/2019 Proiect Clcs 1 Iulian Antonie
8/27
8
DIAGRAMELE KARNAUGH
Diagrama Karnaugh reprezint un ansamblu de 2nlocaii n care se noteaz cu n numrul
variabilelor funciei boolene ce urmeaz a se minimiza, dispuse ntr-o anumit ordine fiecare
locaie corespunznd unui termen P sau S. Diagrama Karnaugh este constituit astfel nct s nuexiste termeni canonici ai funciei care sa nu apar n diagram i de asemenea s nu existe dou
sau mai multe compartimente care s conin acelai termen canonic.
Totodat diagramele Karnaugh sunt astfel organizate nct dou compartimente vecine pe
linie sau pe coloan s conin dou combinaii binare care au proprietatea de adiacen. Se
consider vecine i au proprietatea de adiacen i combinaiile plasate n locaii situate la
extremitile liniilor i coloanelor diagramei.
Diagramele de mai mult de 4 variabile se pot obine prin alturarea pe linie sau pe
coloan a unor diagrame Karnaugh de 4 variabile considerate ca diagrame elementare; n
diagramele de mai mult de 4 variabile se consider vecine i au proprietatea de adiacen i
locaiile sau grupuri de locaii care ocup poziii simetrice n dou diagrame elementare;
n cazul nostru n=3 ; 2n =23 =8 locaii.
Pentru funcia F1 (A, B, C) diagrama Karnough este simbolizat astfel:
Pentru funcia F2 (A, B, C) diagrama Karnough este simbolizat astfel:
7/31/2019 Proiect Clcs 1 Iulian Antonie
9/27
9
Pentru obinerea FMD (forma minim disjunctiv) se vor realiza diagramele Karnaugh
pentru fiecare dintre funcii.
Diagrama Karnaugh pentru obinerea F1FMD(A, B, C) i a F1
FMC (A, B, C):
F1FMD (A, B, C) = + +;
F1FMC (A, B, C) = ( ) ( ) ( );
Diagrama Karnaugh pentru obinerea F2FMD(A, B, C) i a F2
FMC (A, B, C):
F2FMD (A, B, C) = + + ;
F2FMC (A, B, C) = ( ) ( );
Formele minime conjunctive ale celor dou funcii se pot obine i prin metoda algebric
astfel:
= = ( )( )( ) = F1FMC (A, B, C)
( )( )( ) ( )( )
= ( ) F2FMC (A, B, C)
7/31/2019 Proiect Clcs 1 Iulian Antonie
