Predavanja 2007. - mikro.elfak.ni.ac.rsmikro.elfak.ni.ac.rs/wp-content/uploads/2017/10/Digitalna_Memory.pdf · Vreme t h(D) (data hold time) ... logika ' A 0 ' A 1 Adresni registar

Memorije

Digitalna mikroelektronika

Z. Prijic

Elektronski fakultet NišKatedra za mikroelektroniku

Predavanja 2007.

Z. Prijic Digitalna mikroelektronika

Memorije

DefinicijeRAM memorijeROM memorijeFleš memorije

Sadržaj

1 MemorijeDefinicijeRAM memorije

SRAMDRAM

ROM memorijeFleš memorije


Memorije


Memorije

Memorije su digitalna elektronska kola namenjenaskladištenju vece kolicine podataka.Podaci su organizovani u grupe koje su celobrojni umnošciosnovne jedinice (bita) i to najcešce u grupe od po 8 bitovakoje se nazivaju bajtovi. Grupe od po 2n bajtova nazivajuse reci.Svaki pojedinacni bit se unutar memorije smešta nalokaciju koja se naziva celija. Skup celija organizovan uoblik matrice naziva se memorijski niz (array ).


Memorije


Memorije8× 8 memorijski niz

Vrste

Kolone

Niz se može organizovati i kao npr. 16× 4 ili 64× 1.Z. Prijic Digitalna mikroelektronika

Memorije


Memorije

Memorija se identifikuje prema proizvodu izmedu broja recikoje može da uskladišti i velicine reci. Na primer 16k×8memorija može da uskladišti 16.384 reci od kojih svakaima po 8 bitova.Lokacija celije unutar memorijskog niza se naziva adresa.Broj vrste i kolone predstavlja jedinstveni identifikatoradrese jednog bita koji je smešten u celiju. Adresiranje8× 8 niza se može vršiti i po bajtu, u kom slucaju je važansamo broj vrste.Kapacitet memorije je ukupan broj bitova koji u nju možebiti smešten.


Memorije


MemorijeAdresiranje po bitu i bajtu u 2-D memorijskom nizu

3

4

3


Memorije


MemorijeAdresiranje u 3-D memorijskom nizu se implicitno vrši po bajtu

5

7


Memorije


MemorijeOsnovne memorijske operacije

Pisanje (write) predstavlja skladištenje podataka naodredenu adresu u memoriji.Citanje (read) predstavlja kopiranje podataka sa odredeneadrese u memoriji u neki drugi deo digitalnog sistema.

Tokom obe operacije podaci iz memorije i u memoriju putujupreko skupa linija koje se zajedno nazivaju magistrala podataka(data bus). Magistrala je bidirekciona. Kada je memorijaorganizovana na nivou bajta magistrala ima najmanje 8 linijapreko kojih se bitovi prenose paralelno. Za operacije citanja ipisanja potrebno je izabrati adresu, što se ostvaruje prekoadresne magistrale (address bus).


Memorije


MemorijeBlok dijagram

Adresna magistrala Magistrala podataka

Adr

esni

enk

oder

vrs

te

Memorijski niz

Adresni enkoder kolone

Čitanje Upis


Memorije


MemorijeOperacija upisa


Adr

esni

enk

oder

vrs

teUpis

1 1110 0 0 0Adresni registar

110

012

7

Registar podataka

001 0 01 1 1


Memorije


MemorijeOperacija upisa

Operacija upisa odvija se u tri koraka:1 Kôd adrese se iz registra preko magistrale prenosi u

enkoder koji bira adresu (u ovom slucaju vrstu br. 3)2 Bajt podataka se iz registra smešta na magistralu

podataka.3 Komandom za upis se bajt podataka smešta na izabranu

adresu, zamenjujuci prethodno smeštene podatke na tojadresi.


Memorije


MemorijeOperacija citanja


Adr

esni

enk

oder

vrs

teČitanje

1 1110 0 0 0Adresni registar

110

012

7

Registar podataka

001 0 01 1 1


Memorije


MemorijeOperacija citanja

Operacija citanja odvija se u tri koraka:1 Kôd adrese se iz registra preko magistrale prenosi u

enkoder koji bira adresu (u ovom slucaju vrstu br. 3)2 Izdaje se komanda za citanje.3 Bajt podataka se preko magistrale podataka ucitava u

registar. Procitani bajt ostaje u memorijskom nizu.


Memorije


Sadržaj


SRAMDRAM



Memorije


RAM memorijeRandom Access Memory

Podaci se u RAM memorije mogu upisivati ili iz njih citatiproizvoljnim redosledom sa bilo koje adrese. Kada se podatakupiše, prethodni podatak koji se nalazio na tom mestu bivazamenjen novim. Kada se podatak procita, njegova kopijaostaje u memoriji. Ovaj tip memorija se koristi za kratkotrajnoskladištenje podataka, jer se sadržaj ne cuva u memoriji poiskljucenju napajanja (volatile memories). Dva osnovna tipaRAM memorija su:

1 Staticki RAM, koji za skladištenje podataka koristi bravice(latches) i podatke može držati sve dok ima napajanja.

2 Dinamicki RAM, koji za skladištenje podataka koristikondenzatore i zahteva njihovo povremeno dopunjavanje,bez obzira na stalno prisustvo napajanja.


Memorije


RAM memorijeStaticki RAM (SRAM)

Memorijska celija:

Select

Data in Data out

Celija se bira dovodenjem signala na Select ulaz i bit podatakasa Data in ulaza se upisuje u nju. Citanje se vrši sa Data outizlaza.


Memorije


RAM memorijeAsinhroni SRAM

RAM 32k×8A0

A1A2

A14

CS

WE

OE

{Lini

je a

dres

eI/O0

I/O1

I/O2

I/O3

I/O4

I/O5

I/O6

I/O7

Ula

z i i

zlaz

pod

atak

a

[WRITE][READ]

[CHIP SELECT]

[OUTPUT ENABLE]

∇

∇

∇

∇

∇

∇

∇

∇

032.367A


Memorije



Operacije upisa i citanja kod asinhronog RAM-a nisu uskladenesa sistemskim CLK impulsom.

Linije za podatke su deljene, tj. služe i za citanje i za upispodataka.Simbol ∇ oznacava da su na izlazu baferi sa tri stanja:LOW (0), HIGH (1) i HIGH-Z (open).


Memorije



Organizacija memorijskog niza 32k× 8 asinhronog SRAM-a:

256 vrsta

128 kolona

8 bito

va


Memorije


RAM memorijeBlok dijagram 32k× 8 asinhronog SRAM-a

Memorijski niz

Dek

oder

vrs

te

Lini

je a

dres

e

Ulaz/izlaz kolone

Dekoder kolone

Linije adrese

Kontrolaulaza

8 ulaznihbafera

I/O0

I/O7

G1

G2

CS

WEOE

8 izlaznih bafera


Memorije


32k× 8 asinhroni SRAMPrincip rada 1/2

CS je na logickom nivou LOW.Dekoder vrste dekodira jednu od 256 adresa vrste kojadolazi preko 8 adresnih linija.Dekoder kolone dekodira jednu od 128 adresa kolone kojadolazi preko 7 adresnih linija.Za operaciju citanja je WE na logickom nivou HIGH, a OEna nivou LOW.Kolo G1 iskljucuje ulazne bafere sa tri stanja.Kolo G2 ukljucuje izlazne bafere sa tri stanja.


Memorije


32k× 8 asinhroni SRAMPrincip rada 2/2

Osam bitova podataka sa izabrane adrese biva prekobloka ulaza/izlaza kolone prebaceno na linije podatakaI/O0 do I/O7.Za operaciju upisa je WE na logickom nivou LOW, a OE nanivou HIGH.Kolo G1 ukljucuje ulazne bafere sa tri stanja.Kolo G2 iskljucuje izlazne bafere sa tri stanja.Osam bitova podataka sa linija podataka I/O0 do I/O7 bivapreko blokova kontrole ulaza i ulaza/izlaza koloneprebaceno na izabranu adresu u memoriji.


Memorije


32k× 8 asinhroni SRAMCiklus citanja

tRC

Adresa Važeća adresa

CS

OE

tAQ

tEQ

tGQ

Važeći podaciIzlaz podataka


Memorije


32k× 8 asinhroni SRAMCiklus citanja

Kod važece adrese se dovodi na linije adrese i zadržavaodredeno vreme na njima. To vreme se naziva vremeciklusa citanja (read cycle time) tRC.Ulazi CS i OE se postavljaju na logicki nivo LOW.Nakon vremena tGQ (output enable access time) se bajtvažecih podataka pojavljuje na linijama podataka.Vreme tAQ je vreme od postavljanja važece adrese pa dopojave važecih podataka (address access time).Vreme tEQ je vreme od postavljanja CS na logicki nivo LOWpa do pojave važecih podataka (chip enable access time).


Memorije


32k× 8 asinhroni SRAMCiklus upisa

tWC

Adresa Važeća adresa

CS

WE

th(D)

ts(A)

Važeći podaci

tWD

Ulaz podataka


Memorije


32k× 8 asinhroni SRAMCiklus upisa

Kod važece adrese se dovodi na linije adrese i zadržavaodredeno vreme na njima. To vreme se naziva vremeciklusa upisa (write cycle time) tWC.Ulazi CS i WE se postavljaju na logicki nivo LOW.Vreme ts(A) (address setup time) je vreme od pojave kodavažece adrese do postavljanja WE na logicki nivo LOW.Wreme za koje je WE na logickom nivou LOW predstavljaširinu impulsa za upis (write pulse width)Vreme tWD je vreme za koje WE mora ostati na logickomnivou LOW nakon pojave važecih podataka na linijamapodatakaVreme th(D) (data hold time) je vreme za koje važeci podacimoraju ostati na linijama podataka nakon što WE prede nana logicki nivo HIGH.


Memorije


Sinhroni SRAMSRAM koji je sinhronizovan sa sistemskim CLK impulsom

Memorijski niz32k×8

CS

WE

OE

Adr

esni

dek

oder

Burstlogika

'0A

'1A

Adresni registar

CLK

Burst kontrola

1315

A0 A1

A0-A14 15

Registar upisa

Enable registar

Kon

trola

U/I

poda

taka

Registar ulazapodataka

Registar izlazapodataka

Izlazni baferi

8

88

8

8

8I/O0-I/O7

U/I podataka


Memorije


Sinhroni SRAMSvi ulazni registri se sinhronizuju sa sistemskim CLK impulsom.

Sa nailaskom prednje ivice CLK impulsa:Adresni bitovi A0 do A14 bivaju zapisani (latched) u adresniregistar na pozitivnoj ivici CLK impulsaStanja WE i CS bivaju zapisana u registar upisa i enableregistar, respektivno. Ova dva registra su obicni flip-flopovi.Ulazni podaci bivaju zapisani u registar ulaznih podataka(ako je u pitanju operacija upisa) ili u registar izlaznihpodataka (ako je u pitanju operacija citanja), što odredujeblok kontrole U/I podataka.


Memorije


Sinhroni SRAM

Tipovi sinhronog SRAM-a:Protocni (flow-through) SRAM nema registar izlaznihpodataka, tako da se oni krecu U/I magistralom prekoizlaznih bafera asinhrono u odnosu na CLK impuls.Cevovodni (pipelined) SRAM ima registrar izlaznihpodataka, tako da se oni krecu U/I moagistralom sinhronosa CLK impulsom.


Memorije


Sinhroni SRAMBurst mogucnost

Omogucava istovremeni upis na cetiri lokacije korišcenjemjedne adrese.Kada adresa bude zapisana u adresni registar, dva najnižabita (A0 i A1) pojavljuju se na ulazu kola burst logike. Kolona izlazu daje sekvencu od 4 interne adrese dodajuci 00,01, 10 i 11 ulaznim adresnim bitovima sinhrono sauzastopnim CLK impulsima.


Memorije


Sinhroni SRAMKolo burst logike

A0

A1

Binarni brojač

Q0

Q1

'0A

'1A

CLK

Burst kontrola

Ako je pocetno stanje brojaca 00 i A0 = 0, A1 = 0, na izlazu sedobija A′

1A′0 sekvenca: 00 01 10 i 11.


Memorije


Sinhroni SRAMKeš memorija

Jedna od glavnih primena SRAM-a je keš (cache)memorija.Služi za cuvanje poslednjih podataka koje je koristiomikroprocesor, na osnovu pretpostavke da ce podaci bitiponovo korišceni u bliskoj buducnosti.Primarni keš (L1 cache) je integrisan u samo jezgromikroprocesora.Sekundarni keš (L2 cache) može biti poseban cip iliintegrisan u mikroprocesor i veceg je kapaciteta odprimarnog keša.


Memorije


DRAMDynamic RAM

Za cuvanje podataka koriste se kondenzatori.Prednost u odnosu na SRAM je jednostavnija konstrukcijamemorijske celije.Da bi se informacija ocuvala naelektrisanja nakondenzatora moraju se periodicno dpunjavati, što jeproces koji se naziva osvežavanje (refreshing).DRAM je sporiji od SRAM-a.


Memorije


DRAMDRAM celija u MOS tehnologiji

Linija vrste

Linija kolone

Tranzistor radi kao prekidac, povezujuci kondenzator sa linijomkolone (linijom bita).


Memorije


DRAMUpis logicke jedinice u DRAM celiju

Linija koloneBafer zaosvežavanje

Izlaznibafer

Ulaznibafer

Linija osvežavanjaLinija vrste

DoutR/W

Din

01

0

1

1

1-HIGH0-LOW


Memorije


DRAMUpis logicke jedinice u DRAM celiju

Kada je R/W na logickom nivou LOW ulazni bafer sa tristanja je ukljucen, a izlazni iskljucen.Din se postavlja na logicki nivo HIGH.Linija vrste se postavlja na logicki nivo HIGH, što ukljucujetranzistor, preko koga se vrši punjenje kondenzatora.


Memorije


DRAMCitanje logicke jedinice iz DRAM celije


Izlaznibafer

Ulaznibafer


DoutR/W

Din

01

1

1

1

1-HIGH0-LOW


Memorije


DRAMCitanje logicke jedinice iz DRAM celije

Kada je R/W na logickom nivou HIGH ulazni bafer sa tristanja je iskljucen, a izlazni ukljucen.Linija vrste se postavlja na logicki nivo HIGH, što ukljucujetranzistor, cime se na Dout pojavljuje logicka jedinica.


Memorije


DRAMOsvežavanje logicke jedinice u DRAM celiji


Izlaznibafer

Ulaznibafer


DoutR/W

Din

1

1

1

1

1-HIGH0-LOW

1


Memorije


DRAMOsvežavanje logicke jedinice u DRAM celiji

Kada je R/W na logickom nivou HIGH ulazni bafer sa tristanja je iskljucen, a izlazni ukljucen.Linija za osvežavanje se postavlja na logicki nivo HIGH,što ukljucuje bafer za osvežavanje, tako da se logickajedinica pojavljuje na liniji bita.Linija vrste se postavlja na logicki nivo HIGH, što ukljucujetranzistor, cime se kondenzator dopunjuje.


Memorije


DRAMUpis logicke nule u DRAM celiju


Izlaznibafer

Ulaznibafer


DoutR/W

Din

1

0

0

0

1-HIGH0-LOW

0


Memorije


DRAMUpis logicke nule u DRAM celiju

Kada je R/W na logickom nivou LOW ulazni bafer sa tristanja je ukljucen, a izlazni iskljucen.Din se postavlja na logicki nivo LOW.Linija vrste se postavlja na logicki nivo HIGH, što ukljucujetranzistor, preko koga se vrši pražnjenje kondenzatora.


Memorije


DRAMBlok dijagram 1Mbit DRAM-a

Bravicaadresevrste

Selektorpodataka

Brojač osvežavanja Kontrola osvežavanja

Dekodervrste

Dekoderkolone

CASRAS

Bravicaadresekolone

A0/A10

A9/A19

Memorijski niz1024 vrste

1024 kolone

Ulazno/izlaznibaferi

1024 linije

1024

lini

je10

24 li

nije

R/WE

Din Dout


Memorije


DRAM1Mbit DRAM

Radi smanjenja broja adresnih linija koristi se tehnikamultipleksiranja adrese. Deset adresnih linija semultipleksira u vremenu u dva adresna polja, pomocusignala RAS (Row Address Select) i CAS (Column AddressSelect).10-bitna adresa vrste zakljucava bravicu (latch) adresevrste.10-bitna adresa kolone zakljucava bravicu (latch) adresekolone.Dekodiranjem se bira odgovarajuca adresa u memorijskomnizu.


Memorije


DRAM1Mbit DRAM

Adrese

RAS

CAS

adresa vrste adresa kolone

zaključavanje braviceadrese vrste

zaključavanje braviceadrese kolone


Memorije


DRAM1Mbit DRAM - ciklus citanja

Adrese

RAS

CAS


ciklus čitanja

R/W

Doutvažečipodaci


Memorije


DRAM1Mbit DRAM - ciklus upisa

Adrese

RAS

CAS


ciklus upisa

R/W

Dinvažečipodaci


Memorije


DRAMStranicenje memorije

Svi podaci u jednoj vrsti predstavljaju stranicu (page).Podacima u DRAM-u se može pristupati preko stranica. Utom slucaju se najpre izabere odgovarajuca vrstakorišcenjem RAS, a zatim sukcesivno sve kolone u toj vrstikorišcenjem CAS.

RAS

CAS . . .

. . .


Memorije


DRAMOsvežavanje memorije

Principi osvežavanja:1 Sve vrste se osvežavaju u pravilnim vremenskim

intervalima (burst refresh). Za vreme osvežavanjasuspenduju se operacije citanja i upisa. Periodosvežavanja je npr. 8ms.

2 Vrste se osvezavaju naizmenicno izmedu ciklusa citanja iupisa (distributed refresh). Ako je period osvežavanja zasve vrste npr. 8ms onda se pojedinacna vrsta u 1MbitDRAM-u osvežava svakih 8ms /1024 vrste = 7,6µs.


Memorije


DRAMOsvežavanje memorije

Tehnike osvežavanja:1 RAS only : RAS se dovodi na logicki nivo LOW, cime se

zakljucava adresa vrste koja se osvežava, dok CAS ostajena nivou HIGH do kraja osvežavanja. Adresu vrste koja seosvežava obezbeduje poseban spoljašnji brojac.

2 RAS before CAS: Najpre se na logicki nivo LOW postavljaCAS, a zatim RAS. Ovom sekvencom se aktivira internibrojac koji obezbeduje adresu vrste koja se osvežava.Adresa se preko selektora podataka prenosi do dekoderavrste.


Memorije


DRAMTipovi DRAM-a

Extended Data Output (EDO)Burst Extended Data Output (BEDO)Synchronous DRAM (SDRAM)Double Data Rate (DDR)· · ·


Memorije


Proširenje kapaciteta memorije

Memorija se može proširiti po:1 Dužini reci (word-length),2 Kapacitetu reci (word-capacity ),3 Dužini i kapacitetu reci.

16-bitna adresna magistrala

Kontrolna magistrala

4-bitna magistrala podataka

ROM65.536×4


Memorije


Proširenje kapaciteta memorijeProširenje RAM-a po dužini reci

m-bitna adresna magistrala


2n-bitna magistrala podataka

RAM2m×n

RAM2m×n

n bi

tova

n bi

tova

RAM 2m×2n


Memorije


Proširenje kapaciteta memorijeProširenje RAM-a po kapacitetu reci


Kontrolna magistrala 8-bitna magistrala podataka

RAM1M×8


Memorije


Proširenje kapaciteta memorijeProširenje RAM-a po kapacitetu reci




RAM1M×8

RAM1M×8

RAM 2M×8

{EN

EN


Memorije


Sadržaj


SRAMDRAM



Memorije


ROM memorije

ROM (Read Only memory ) su memorije namenjene trajnomcuvanju podataka. Podaci koji su jednom upisani u memorijumogu se citati, ali se u memoriju ne može vršiti upis. Da bi sepostojeci podaci izbrisali iz sadržaja memorije i upisali novipotrebno je upotrebiti specijalizovani hardver. ROM memorijecuvaju podatke i u odsustvu spoljašnjeg napajanja (nonvolatilememories).


Memorije


ROM memorijePodela ROM memorija

ROM - podaci se upisuju tokom procesa proizvodnje cipa;naknadno brisanje nije moguce.PROM (Programmable ROM) - podaci se upisujuelektricno, pomocu specijalizovanog hardvera; naknadnobrisanje nije moguce.EPROM (Erasable PROM) - podaci se upisuju elektricno,pomocu specijalizovanog hardvera; naknadno brisanje jemoguce pomocu specijalizovanog hardvera.EEPROM (Electrically Erasable PROM) - podaci se upisujui brišu elektricno.


Memorije


MOS ROMSkladištenje logicke jedinice u memorijsku celiju

VDD

Linija kolone

Linija vrste


Memorije


MOS ROMSkladištenje logicke nule u memorijsku celiju

VDD

Linija kolone

Linija vrste


Memorije


MOS ROM16×8-bitni memorijski niz

.

.

.Adr

esni

dek

oder

1

2

4

8

Lini

je a

dres

e

0

1

15

0 1 7Linije podataka


Memorije


MOS ROM16×8-bitni memorijski niz

ROM ima 16 adresa, od kojih je na svakoj uskladištenjedan bajt (8 bitova podataka).Kada se željena adresa dovede na linije adrese, adresnidekoder podiže odgovarajuce linije vrsta na logicki nivoHIGH. Svi tranzistori u celijama koje skladište logickujedinicu provedu, pa odgovarajuce linije kolone odlaze nalogicki nivo HIGH.Svi tranzistori u celijama koje skladište logicku nulu ostajuneprovodni, pa odgovarajuce linije kolone ostaju nalogickom nivou LOW.Bajt podataka se pojavljuje na linijama podataka.


Memorije


ROM256×4 ROM

32×32memorijski niz

32 li

nije

Dek

oder

vrs

teA0A1A2A3A4

4×dekoder koloneA5A6A7

E0

E1

O0O1O2O3

Izlazni baferi

Adresa vrste

Adresa kolone


Memorije


ROM256×4 ROM

Pet adresnih linija (A0 do A4) se koriste za izbor jedne od32 vrste, preko dekodera vrste.Tri adresne linije (A5 do A7) se koriste za izbor 4 od 32kolone, preko jednog od 4 dekodera kolone.Preko E0 i E1 (Chip enable) ulaza ukljucuju se izlazni baferi.Cetiri bita podataka (O0 do O3) se pojavljuju na izlazima.


Memorije


ROMVreme pristupa ta

ta

Chip enable

Ulazna adresa

Izlazni podaci

Važeća adresa

Važeći podaci


Memorije


MOS PROM

VDD

Linije kolone

Linije vrste

VDD

VDD

VDD


Memorije


MOS PROMProgramiranje

Osiguraci u kolu sorsa su polisilicijumske ili metalne linijena cipu.Programiranje se vrši pregorevanjem osiguraca, pomocuPROM programatora.Celija sa pregorelim osiguracem skladišti logicku nulu.OTP (One Time Programming) kola.


Memorije


EPROM

“Prozor” za brisanje

Programiranje se vrši elektricno, uz pomoc EPROMprogramatora.Brisanje se vrši pomocu UV zracenja, nakon cega jemoguce novo programiranje.


Memorije


EPROM2048×8 UV EPROM

Vpp

A0A1

A10

&

ENCE/PGM

OE

EPROM 2048×8

}A ∇

∇

∇

∇

∇

∇

∇

02047

O0

O1

O7


Memorije


EPROM2048×8 UV EPROM

Programiranje: OE je na logickom nivou HIGH. Na Vpp sedovodi DC napon potreban za programiranje. Na CE/PGMdovodi se logicki nivo HIGH. Preko linija A0 do A10 bira seadresa. Bitovi koji se programiraju dovode se na linije O0do O7. Ukida se napon Vpp.

Citanje: OE i CE/PGM su na logickom nivou LOW. Prekolinija A0 do A10 bira se adresa. Programirani bitovipojavljuju se na linijama O0 do O7.Brisanje: UV zracenjem 20-30 minuta.


Memorije


Testiranje ROM-aMetod kontrolne sume (checksum)

Testiranje se vrši nakon programiranja ROM-a ili prilikominicijalizacije sistema.Bitovi kontrolne sume predstavljaju zbir bitova sadržajaROM-a po kolonama, pri cemu se bitovi prenosazanemaruju.Kontrolna suma se upisuje u posebno memorijsko polje uROM-u.Prilikom testiranja se vrši sabiranje sadržaja ROM-a (XORfunkcija) i poredi sa kontrolnom sumom.


Memorije


Proširenje kapaciteta memorijeProširenje ROM-a po dužini reci




ROM65.536×4

ROM65.536×4

ROM 65.536×8


Memorije


Sadržaj


SRAMDRAM



Memorije


Fleš memorijeFlash

MOS tranzistori sa višestrukim gejtom (stacked gate).

sors drejn

plivajući gejt

kontrolni gejt

Dovodenjem odgovarajuceg napona na kontrolni gejtelektroni iz kanala bivaju zahvaceni u plivajuci gejt, gdeostaju po prestanku dejstva tog napona.Proces zahvata je Fowler–Nordheim-ovo tunelovanje.


Memorije


Fleš memorijeProgramiranje (upis)

+Vprog

+VD

Kontrolni gejt

Plivajući gejt

Sors Drejn

Na kontrolni gejt se dovodi napon Vprog, a na drejn napon VD,tako da tranzistor provede. Elektroni iz kanala bivaju zahvaceniu plivajuci gejt, gde ostaju po prestanku dejstva oba napona.Na taj nacin je upisana logicka nula. Ako se na kontrolni gejt nedovede napon Vprog, plivajuci gejt ne zahvata naelektrisanja ismatra se da je upisana logicka jedinica.


Memorije


Fleš memorijeCitanje

+Vread

+VD

Kontrolni gejt

Plivajući gejt

Sors Drejn

Na kontrolni gejt se dovodi napon Vread, a na drejn napon VD.Ako je upisana logicka nula, tranzistor nece provoditi jer naponVread nije dovoljan da izazove inverziju u kanalu pošto mu sesuprotstavlja nagomilano naelektrisanje u plivajucem gejtu. Akoje upisana logicka jedinica tranzistor ce provoditi i struja kojatece predstavlja indikator logicke jedinice.


Memorije


Fleš memorijeBrisanje

+Verase

Kontrolni gejt

Plivajući gejt

Drejn

0

Na sors se dovodi napon Verase, cime se uklanja naelektrisanjeiz plivajuceg gejta. Brisanje se uvek obavlja pre novog upisa(reprogramiranja).


Memorije


Fleš memorijeFleš memorijski niz

. . .

. . .

. . .

. . .

. . .

. . .

V+

Vref

Aktivnoopterećenje

Komparator

. . .

. . .

Vrsta 0

Vrsta 1

Vrsta n

Kolona 0 Kolona 1 Kolona m

Podatak 0 Podatak 1 Podatak m

Linija bita


Memorije


Fleš memorijeFleš memorijski niz

U jednom trenutku bira se samo jedna vrsta.Kada je vrsta izabrana, bira se odgovarajuca kolona, kakobi se pristupilo odredenoj adresi u nizu.Kada neki od tranzistora provede tokom operacije citanja,protok struje duž linije bita izaziva pad napona na aktivnomopterecenju. Komparator poredi promene napona na linijibita sa referentnim naponom i na svom izlazu dajenaponski nivo koji odgovara logickoj jedinici.


Memorije


CCD memorijeCharge Coupled Devices

Sastoje se od niza kondenzatora.Podaci se upisuju serijski i osvežavaju se periodicno.Karakteriše ih velika gustina pakovanja i relativno dugovreme pristupa.Koriste se u uredajima za procesiranje slike.


Memorije


FIFO memorijeFirst In-First Out

FIFO memorije se sastoje od pomerackih registara.Kod standardnih pomerackih registara bit podataka sepomera kroz registar samo kada nailazi novi bit.Kod FIFO memorija bit podataka se odmah smešta nanajdalju lokaciju koja je prazna (gledano s leva na desno).

FIFO pomeracki registarUlaz Izlaz

0 - - - 0 →1 - - 1 0 →1 - 1 1 0 →0 0 1 1 0 →


Memorije


FIFO memorijePrimene

Primenjuju se za povezivanje sistema sa razlicitim protokompodataka:

FIFOUlazni podaci Izlazni podaci

Ulazni podaci Izlazni podaciPromenljiva brzina Konstantna brzina

Manja brzina Veca brzinaKonstantna brzina Paketi


Memorije


LIFO memorijeLast In-First Out

Sastoje se od niza registara (stack ). Broj registara u stekuodreduje dubinu (depth) steka.Podaci se upisuju „guranjem“ prethodnog podatka u donjiregistar (push-down stack ).Podaci se citaju (pop-up) obrnutim redosledom od onogakojim su upisani.Prvi registar se naziva vrh steka top-of-stack. Adresuprvog registra sadrži poseban registar koji se nazivapokazivac steka (stack pointer ).


Memorije


LIFO memorijePunjenje steka

Registar 1

Registar 2

Registar 3

Registar 4

Registar 1

Registar 2

Registar 3

Registar 4

Registar 1

Registar 2

Registar 3

Registar 4

Registar 1

Registar 2

Registar 3

Registar 4

Podaci


Memorije


LIFO memorijePražnjenje steka

Registar 1

Registar 2

Registar 3

Registar 4

Registar 1

Registar 2

Registar 3

Registar 4

Registar 1

Registar 2

Registar 3

Registar 4

Registar 1

Registar 2

Registar 3

Registar 4

Podaci


Memorije


Memorijski stek64kB RAM

Adresa se sastoji od 16 bitova.Prva adresa u nizu: 000016 (heksadekadno).Zadnja adresa u nizu: FFFF16.Svaka adresa adresira jedan bajt podataka u nizu.

. . .

000000010002

FFFDFFFEFFFF


Memorije


Memorijski stek64kB RAM stek

Deo niza se koristi kao stek.Neka pokazivac steka sadrži adresu FFEE. To znaci da jena ovoj adresi vrh steka.Pokazivac steka se pomera za dve adrese na niže, tj. naadresu FFEC, cime se pomera i vrh steka. Kada se na tuadresu upiše rec (dva bajta) podataka, operacija se nazivaguranje (push) u stek.Izvlacenje (pop-up) podataka iz steka znaci da seposlednja rec u steku cita prva. Pokazivac steka sepomera sa adrese FFEC za dve adrese na više, tj. naadresu FFEE i cita se jedna rec (dva bajta). Podaci ostajuu RAM-u sve dok se preko njih ne upišu novi.


Memorije


Ostali tipovi memorija

Magnetne (cvrsti diskovi, trake).Opticke (CD, DVD, itd.).Magnetno-opticke.


Documents

Predavanja 2007. - mikro.elfak.ni.ac.rsmikro.elfak.ni.ac.rs/wp-content/uploads/2017/10/Digitalna_Memory.pdf · Vreme t h(D) (data hold time) ... logika ' A 0 ' A 1 Adresni registar