Performance Optimization of VLSI Interconnect VLSI design involves a number of steps, including high

  • View
    0

  • Download
    0

Embed Size (px)

Text of Performance Optimization of VLSI Interconnect VLSI design involves a number of steps, including high

  • Performance Optimization of VLSI Interconnect Layout

    Jason Cong, Lei He, Cheng-Kok Koh and Patrick H. Madden

    Department of Computer Science

    University of California, Los Angeles, CA 90095

    Abstract

    This paper presents a comprehensive survey of existing techniques for interconnect optimizationduring the VLSI physical design

    process, with emphasis on recent studies on interconnect design and optimization for high-performance VLSI circuit design un-

    der the deep submicron fabrication technologies. First, we present a number of interconnect delay models and driver/gate delay

    models of various degrees of accuracy and efficiency which are most useful to guide the circuit design and interconnect opti-

    mization process. Then, we classify the existing work on optimization of VLSI interconnect into the following three categories

    and discuss the results in each category in detail: (i) topology optimization for high-performance interconnects, including the

    algorithms for total wirelength minimization, critical pathlength minimization, and delay minimization; (ii) device and intercon-

    nect sizing, including techniques for efficient driver, gate, and transistor sizing, optimal wiresizing, and simultaneous topology

    construction, buffer insertion, buffer and wire sizing; (iii) high-performance clock routing, including abstract clock net topol-

    ogy generation and embedding, planar clock routing, buffer and wire sizing for clock nets, non-tree clock routing, and clock

    schedule optimization. For each method, we discuss its effectiveness, its advantages and limitations, as well as its computa-

    tional efficiency. We group the related techniques according to either their optimization techniques or optimization objectives

    so that the reader can easily compare the quality and efficiency of different solutions.

    1

  • Contents

    1 Introduction 4

    2 Preliminaries 5

    2.1 Interconnect Delay Models ��������������������������������������������������������������������������������������� 6

    2.2 Driver Delay Models ��������������������������������������������������������������������������������������������� 12

    3 Topology Optimization for High Performance Interconnect 16

    3.1 Topology Optimization for Total Wirelength Minimization ����������������������������������������������������� 18

    3.1.1 Minimum Spanning Trees ������������������������������������������������������������������������������� 18

    3.1.2 Conventional Steiner Tree Algorithms ������������������������������������������������������������������� 18

    3.2 Topology Optimization for Path Length Minimization ����������������������������������������������������������� 22

    3.2.1 Tree Cost/Path Length Tradeoffs ������������������������������������������������������������������������� 22

    3.2.2 Arboresences ������������������������������������������������������������������������������������������� 24

    3.2.3 Multiple Source Routing ��������������������������������������������������������������������������������� 26

    3.3 Topology Optimization for Delay Minimization ����������������������������������������������������������������� 28

    4 Wire and Device Sizing 31

    4.1 Device Sizing ��������������������������������������������������������������������������������������������������� 31

    4.1.1 Driver Sizing ��������������������������������������������������������������������������������������������� 32

    4.1.2 Transistor and Gate Sizing ������������������������������������������������������������������������������� 33

    4.1.3 Buffer Insertion ����������������������������������������������������������������������������������������� 37

    4.2 Wiresizing Optimization ����������������������������������������������������������������������������������������� 39

    4.2.1 Wiresizing to Minimize Weighted Delay ����������������������������������������������������������������� 39

    4.2.2 Wiresizing to Minimize Maximum Delay or Achieve Target Delay ������������������������������������� 44

    4.3 Simultaneous Device and Wire Sizing ��������������������������������������������������������������������������� 47

    4.3.1 Simultaneous Driver and Wire Sizing ������������������������������������������������������������������� 47

    4.3.2 Simultaneous Gate and Wire Sizing ��������������������������������������������������������������������� 48

    4.3.3 Simultaneous Transistor and Wire Sizing ��������������������������������������������������������������� 49

    4.3.4 Simultaneous Buffer Insertion and Wire Sizing ��������������������������������������������������������� 50

    4.4 Simultaneous Topology Construction and Sizing ����������������������������������������������������������������� 51

    4.4.1 Dynamic Wiresizing during Topology Construction ����������������������������������������������������� 51

    4.4.2 Simultaneous Tree Construction, Buffer Insertion and Wiresizing ��������������������������������������� 52

    5 High-Performance Clock Routing 53

    5.1 Abstract Topology Generation ����������������������������������������������������������������������������������� 55

    5.1.1 Top-Down Topology Generation ������������������������������������������������������������������������� 56

    5.1.2 Bottom-Up Topology Generation ����������������������������������������������������������������������� 57

    2

  • 5.2 Embedding of Abstract Topology ������������������������������������������������������������������������������

Recommended

View more >