Fizičko projektovanje Uparivanje vrednosti komponenataleda.elfak.ni.ac.rs/education/PEK_stari/literatura/predavanja/Fizicko projektovanje (2...Potpuno projektovanje po narudžbini

4

Fizičko projektovanje

LEDA - Laboratory for Electronic Design Automation http://leda.elfak.ni.ac.yu/

Sadržaj:1. Osnovni CMOS proces2. Pravila projektovanja3. Potpuno projektovanje po narudžbini4. Delimično projektovanje po narudžbini5. Uparivanje komponenata - Matching6. Projektovanje veza7. Uzroci otkaza

5

Uparivanje vrednosti komponenata


Kad god su neophodne komponente sa identičnim vrednostima, neophodno je da se realizuju sa identičnim geometrijama.

Osnovni postulati za dobro uparivanje ogledaju se u sledćem:

• Komponente moraju fizički da budu što bliže jedna drugoj

• Komponente moraju da imaju istu orijentaciju

6



Postoji više trikova da se postigne dobro uparivanje karakteristika elemenata a sve se svode na crtanje simetričnih struktura:

• preplitanje - interdigitation• dodavanje lažnih komponenata - dummy• grupisanje oko zajedničkog centra – common

centroid• dijagonalno ukrštanje – cross quading• simetriranje

7

PreplitanjeNeka je potrebno da otpornici A i B budu identični, a

svaki se sastoji od tri sekcije A1=B1, A2=B2 i A3=B3.



8



PreplitanjeNe samo da treba alternativno da se smenjuju sekcije

otpornika A i B, nego je potrebno da cela struktura bude simetrična

9

Dodavanje lažnih strukturaNije dovoljno da su komponente blizu, iste orijentacije i prepletene, da bi im karakteristike bile i tačne i identične.Tokom procesa fabrikacije (npr. ecovanja) neće identično biti obrađene sve strukture, čak i ako su im maske identične.



10


Dodavanje lažnih struktura

Da bi i po završetku tehnološkog procesa sve komponente imale iste vrednosti, treba dodati sa strane lažne strukture koje električno nisu povezane sa ostalim delom kola.


11



Dodavanje lažnih struktura

Često se celokupno polje potrebnih komponenata okruži lažnim strukturama

12



Zajednički centar - Common centroidRasporediti elemente oko zajedničke centralne

tačke - istovremeno se obezbeđuje ravnomernije odvođenje toplote.

13



Zajednički centar - Common centroidI u slučaju neparnog broja komponenata može da se

primeni ovaj metod

14

Dijagonalno ukrštanje – Cross QuadingSpecijalni slučaj rasporeda dva elementa oko zajedniškog

centra. Elementi se prepolove, a delovi se ukrste.



15

Simetrične vezeSimetriranjem puteva obezbeđuje se podjednako

kašnjenje



16

Diferencijalni signaliPrimenom diferencijalnih signala smanjuje se osetljivost

na smetnje



17

Diferencijalni signali



18

Diferencijalni signali

Kada se koriste diferencijalni signali, obe veze moraju da imaju iste dimenzije.



19



Sadržaj:1. Osnovni CMOS proces2. Pravila projektovanja3. Potpuno projektovanje po narudžbini4. Delimično projektovanje po narudžbini5. Uparivanje vrednosti komponenata - Matching6. Projektovanje veza7. Uzroci otkaza

20

Projektovanje veza


1. Razvođenje napajanjaProjektant ASIC kola ne može da utiče na ove veze, ali treba da zna kako su realizovane da bi mogao da kontroliše uzroke smetnji koji ugrožavaju stabilno napajanje.

2. Razvođenje signala 1. Strategije za smanjenje preslušavanja2. Promena širine i odstojanja 3. Izbor nivoa metala 4. Oklapanje 5. Obnavljanje signala. 21

Projektovanje veza


1. Razvođenje napajanjaVDD i VSS (GND) razvode se u višim metalima M5 i M6

Slojevi M5 i M6 imaju veći poprečni presek (debljinu) da bi se smanjila otpornost.

Pomoću slojeva M1 i M2 razvode se veze signala (kraće veze)

22

Projektovanje veza


1. Razvođenje napajanjaVDD i VSS razvodi se preko mreže koja prekriva čip

Napajanje se sa globalnih linija, preko M4 i M3 dovodi do pojedinih tranzistora

23

Projektovanje veza


1. Razvođenje napajanjaOsnovni uzrok neravnomerne distribucije napajanja na čipu jeste pad napona na vezama unutar čipa (van čipa koriste se veze sa većim poprečnim presekom i manjim ρ– Cu, Au, Ag)Postoje dva uzroka pada napona:

• DC struja i • struja u trenutku promene stanja signala.

Dinamičke promene treba da prihvati bypass kondenzator koji se vezuje između VDD i VSS.Kolike su te promene?

24

Projektovanje veza


1. Razvođenje napajanjaPrimer:

Neka 64 bafera (ripitera) na magistrali dugoj 320µm i širokoj 1µm, dele zajedničko napajanje u metalu M2, koji ima slojnu otpornost od 0.05 Ω/. Ukoliko baferi pobuđuju opterećenje od 0.4pF sa vremenom promene signala od 200ps, proceniti pad napona. Kolo se nominalno napaja sa VDD=1.8V.

25

Projektovanje veza


1. Razvođenje napajanjaRešenje:

Svaki ripiter daje struju od oko I=C(∆V/∆t)=(0.4pF)(1.8V)/(200ps) =3.6mA. Površina svake veze iznosi 320, tako da je njena otpornost R=(320x1)x0.05=16Ω. Ukupni pad napona biće 64IR=1.85V > 1.8V= VDD! Naravno da je to nemoguće. U stvari, ripiteri ne mogu da daju zahtevanu struju, pa će se kondenzator puniti/prazniti mnogo sporije.

Očigledno da 64 ripitera ne mogu da se napajaju sa veze dugačke 320µm. Svaki ripiter treba da se napaja sa vertikalne rešetke.

26

Projektovanje veza


1. Razvođenje napajanjaDrugi razlog za šum u liniji za napajanje čipa nastaje usled konačne induktivnosti uvodnika koja dolazi do izražaja na visokim frekvencijama.

Primer: Proceniti u procentima, veličinu šuma na izvoru za napajanje prouzrokovanog izlaskom čipa iz moda čekanja u operativni mod. Poznato je: radna frekvencija 1GHz, potrošnja struje u modu čekanja je 20A, a u operativnom modu 60A, VDD=1.8V, induktivnost uvodnika za napajanje je 20pH. Ne postoji bajpas kondenzator između VDD i VSS.

27

Projektovanje veza


1. Razvođenje napajanjaRešenje:

Brzina promene struje iznosi (∆I/∆t) = (60A-20A)/1ns=40GA/s. Prema tome, šum na VDD iznosi L(∆I/∆t) = 0.8V, odnosno 37% u odnosu na napon VDD.Naravno, ovo je neprihvatljivo.

Neophodan je interni bajpas kondenzator koji će da apsorbuje ovu promenu.

28

Projektovanje veza


1. Razvođenje napajanjaInterni kondenzator (unutar čipa) vezuje se između VDD i VSS da bi ublažio sve nagle promene struja napajanja, odnosno da bi nadoknadio neophodno naelektrisanje u trenucima kada više signala menja stanje. Ovaj kondenzator zove se bypass ili decouplingkondenzator.

29

Projektovanje veza


1. Razvođenje napajanjaPrimer:

Koliku vrednost treba da ima bajpas kondenzator da bi promena struje od 40A za vreme od 1ns izazvala pad napona od 200mV?

Rešenje: I= C(∆V/∆t), C= I/(∆V/∆t)=((40A·1ns)/0.2V)=200nF.

Kapacitivnosti gejta čine tzv. simbiotičke kapacitivnosti.

30

Projektovanje veza


1. Razvođenje napajanja

Kada je A=1 tada je B=0, Man

vodi i puni Cgsbp.

Kada je A=0, B=1, vodi Map ipuni Cgsbn.

To znači da u CMOS kolima uvek postoji određena akumulirana energija koja može da se oslobodi kada se zato ukaže potreba.

31

Projektovanje veza


1. Razvođenje napajanja

U VF kolima dobra je praksa da se sva slobodna mesta na čipu popune kondenzatorima koji povezuju VDD i VSS.

32

Projektovanje veza


2. Razvođenje signala

U najvećoj meri trasiranje se obavlja automatski, a projektant interveniše samo nad kritičnim vezama sa ciljem da zaštiti integritet signala. Integritet signala štiti se

• Kontrolom uticaja susednih signala• Kontrolom slabljenja duž veze

33

Projektovanje veza


2. Razvođenje signala Projektant može da interveniše primenom različitih strategija zasmanjenje preslušavanja

1. Poništavanje preslušavanja2. Promena širine trake i odstojanja 3. Izbor nivoa metala 4. Oklapanje 5. Obnavljanje signala.

34

Projektovanje veza


2. Razvođenje signalaPoništavanje preslušavanja

• Fizičko udaljavanje kritičnih veza• Zaštita oklapanjem• Na vezi ugroženoj preslušavanjem istovremeno

izazvati pozitivno i negativno preslušavanje, tako da se ukupna smetnja poništi.

Prva dva načina zahtevaju dodatni prostor na čipu.

35

Projektovanje veza



Naizmenični raspored veza u kojima signali ne menjaju stanje istovremeno. Tipičan primer jesu dve magistrale A i B u kojima se stanje menja na suprotnim ivicama takta.

Susedni signali miruju kada dođe do promene na nekoj od magistrala.

36

Projektovanje veza



37

Projektovanje veza



Promena širine trake i odstojanjaProširivanjem veza smanjuje se otpornost, ali se povećava kapacitivnost. Povećanje nije proporcionalno, tako da se vremenska konstanta smanjuje.

38

Projektovanje veza



Promena širine trake i odstojanjaSmanjenje vremenske konstante karakteristično kod uskih veza.

Širenje veza utiče na povećanje kapacitivnosti prema susednim slojevima Ctop i Cbot.

39

Projektovanje veza



Promena širine trake i odstojanja

Povećavanje razmaka između veza smanjuje kapacitivnost do susednih veza, a ne utiče na otpornost.

Postiže se delimično smanjenje vremenske konstante i značajno smanjenje preslušavanja do susednih veza.

40

Projektovanje veza



Promena širine trake i odstojanja

Za veze kod kojih je zbir širina i odstojanja (razmak) mali, bolje je da se poveća širina da bi se smanjilo kašnjenje.

Sprega sa susednim vezama smanjuje se povećanjem odstojanja.

Izbor najboljeg odnosa širine i odstojanja zavisi od svakog konkretnog slučaja.

41

Projektovanje veza


2. Razvođenje signalaIzbor nivoa metala

Moderni procesi imaju više nivoa metala.

Niži slojevi su uži (tanji) i koriste se za povezivanje unutar ćelija.

Srednji slojevi su nešto deblji, imaju manju otpornost i mogu da izdrže veće struje.

Viši slojevi metala su najdeblji, imaju najmanju otpornost, pa se koriste za razvođenje napajanja i duge globalne veze.

42

Projektovanje veza


2. Razvođenje signalaIzbor nivoa metala

Tokom planiranja površine definiše se broj traka koji će se koristiti za povezivanje.

Uvek je dobro predvideti neku traku više, kako bi bile moguće eventualne izmene u kasnijim fazama projektovanja.

43

Projektovanje veza


2. Razvođenje signalaOklapanje

Da bi se sprečila sprega između susednih veza, kritične veze se „oklope“ tako što se između njih postave veze VDD ili VSS.

44

Projektovanje veza



Da bi se sprečila sprega između susednih veza, kritične veze se „oklope“ tako što se između njih postave veze VDD ili VSS.

45

Projektovanje veza



Oklapanje po “vertikali” – oklapanje sa donje strane M1

46

Projektovanje veza



Vrlo osetljive signale kao što su takt i analogni naponi, treba oklopiti sa gornje i donje strane.

47

Projektovanje veza



U VF primenama najosetljivije signale treba oklopiti sa svih strana (koaksijalni vod).

48

Projektovanje veza



U VF primenama najosetljivije signale treba oklopiti sa svih strana.

49

Projektovanje veza


2. Razvođenje signalaObnavljanje signala

Otpornost i kapacitivnost veze raste proporcionalno dužini l, tako da vremenska konstanta raste proporcionalno kvadratu dužine veze.

Kašnjenje može da se smanji ako se duga veza podeli na segmente, a između se postave baferi ili invertori za obnovu signala.

S obzirom da nemaju drugu ulogu u kolu, ovi elementi zovu se ripiteri (repeate, ponoviti).

50

Projektovanje veza


2. Razvođenje signalaObnavljanje signalaPrimena invertora kao ripitera daje bolje rezultate.

51

Projektovanje veza


2. Razvođenje signalaObnavljanje signalaUkoliko su segmenti veza dugački, dominiraće kašnjenje na vezama. Veliki broj ripitera može da poveća kašnjenje. Kako odrediti optimalni broj ripitera?

52

Projektovanje veza


2. Razvođenje signalaObnavljanje signalaPretpostavimo da se kao ripiteri koriste invertori W puta veći od jediničnih, čija je vremenska konstanta RC', a da su podužna otpornost i kapacitivnost veza Rw i Cw, respektivno.Na bazi Elmorovog modela kašnjenja, može se pokazati da optimalna dužina segmenata iznosi:

53

Projektovanje veza


2. Razvođenje signalaObnavljanje signala

Za optimalnu dužinu segmenta kašnjenje po jedinici dužine iznosi

što se može postići ukoliko je širina nMOS tranzistora.

54


Sadržaj:1. Osnovni CMOS proces2. Pravila projektovanja3. Potpuno projektovanje po narudžbini4. Delimično projektovanje po narudžbini5. Uparivanje vrednosti komponenata - Matching6. Projektovanje veza7. Uzroci otkaza


55


Uzroci otkaza

1. Smanjenje dinamičkog opsega signala2. Greške u dimenzionisanju tranzistora3. Curenje4. Distribucija naelektrisanja5. Šum napona napajanja6. Vruće tačke7. Injekcija manjinskih nosilaca

56


Uzroci otkaza

8. Osetljivost ulaza na šum (kada je ulaz na difuziji, a ne na gejtu)

9. Osetljivost procesa10. Neželjene sprege11. Problemi vezani za kašnjenje12. Podešavanje kašnjenja13. Neodređenost naponskih nivoa i neodređenost u

vremenu14. Meki defekti

57


Uzroci otkaza1. Smanjenje dinamičkog opsega signala

nMOS tranzistor dobro prenosi “0” ali “1” umanjuje za VDD-Vtn.Usled VS-VB≠0 ⇒VTn ↑Kod savremenih procesa VDD↓, tako da je razlikajoš manja.U najgorem slučaju

VG=Vinvi oba tranzistora vode.

58


2. Greške u dimenzionisanju tranzistora – važno i u digitalnim kolimaDimenzije invertora u povratnoj sprezi moraju da obezbede da povratni signal bude slabiji od direktnog, koji dolazi preko TG.

Uzroci otkaza

59


2. Greške u dimenzionisanju tranzistora Tek po završetku trasiranja veza, može da se proceni slabljenje signala duž puta.

Ukoliko signal dolazi preko dugačke veze, može da oslabi više od dozvoljenog nivoa, čime se ugrožava funkcija kola.

Uzroci otkaza

60


3. Curenje

Problem curenja struje kroz zakočene tranzistore postaje sve važniji sa skaliranjem.

Uzroci otkaza

61


3. Curenje

Nezavisno od uzroka vreme potrebno da napon na kondenzatoru opadne za ∆V je:

Uzroci otkaza

leak

n

IVCt ∆

=

Veća struja curenja brže prazni kondenzator - ovo je važno za određivanje frekvencije osvežavanja signala u dinamičkim digitalnim kolima.

62


3. CurenjeU trenutno aktuelnim CMOS procesima naročito je značajno curenje podpragovskih struja jer se napon praga tranzistora smanjuje.

Uzroci otkaza

63


3. Curenje

U skoroj budućnosti očekuje se da će dominantnu ulogu ucurenju imati struja tunelovanja kroz tank oksid gejta.

Problem curenja ispoljava se naročito pri visokim temperaturama. Registrovani su problemi ovog tipa upreliminarnoj verziji Sun UltraSparc V procesora.

Jedan od načina da se smanje struje curenja jeste upotreba tranzistora sa većim naponom praga u čvorovima kod kojih je značajno da se curenje smanji.

Uzroci otkaza

64


4. Distribuiranje naelektrisanja

Uzroci otkaza

VX

Kondenzator CX vezan je za VDD preko pMOS tranzistora, tako da se napuni na vrednost VX, dok pMOS vodi, a nMOS i TG ne vode

65


4. Distribuiranje naelektrisanja

Uzroci otkaza

Kada se pMOS zakoči, a TG provede, naelektrisanje sa dinamičkog čvora Xraspodeli se, i na kondenzator CY, što izaziva smanjenje napona u čvoru X.

VX

VX

VY

66


5. Šum napona napajanjaNaponi VDD i VSS nisu konstantni duž celog čipa, pogotovo

ukoliko su dimenzije čipa velike.

Uzroci otkaza

Zbog konačne otpornosti veza, postoji pad napona na njima, tako da može da se desi da dve udaljene, međusobno povezane ćelije nemaju isti napon polarizacije

67


5. Šum napona napajanjaŠum napona napajanja kod procesora Itanium 2

Uzroci otkaza

68


5. Šum napona napajanja

Da bi se obezbedila uniformnost napajanja, obično se VDD i VSS dovode do čipa preko većeg broja stopica.

Tokom projektovanja teži se da varijacija napona polarizacije ostane u granicama od 5%-10%.

Uzroci otkaza

69


6. Vruće tačake

Neuniformna raspodela snage na čipu može da prouzrokuje da se neki delovi čipa više greju. Te oblasti nazivaju se vruće tačke.

Naročito su opasne oblasti u kojima dolazi do samozagrevanja. Potencijalne vruće tačke moraju da se izbegnu tokom projektovanja.

Čak i kada je ukupna projektovana snaga u specificiranim granicama, ne znači da u pojedinim tačkama neće biti prekoračena gustina snage. Zato treba da se obavi elektrotermička simulacija.

Uzroci otkaza

70


6. Vruće tačakeRaspored temperature unutar čipa Itanium 2 procesora

Vruća tačka na suženoj metalnoj vezi

Uzroci otkaza

71


7. Injekcija manjinskih nosilacaKada digitalni signal premaši očekivane granice (usled kapacitivne ili induktivne sprege), spoj sors/drejn osnova direktno se polariše i manjinski nosioci (elektroni u p-supstratu), injektuju u osnovu, a njih može da pokupi susedni tranzistor.

Uzroci otkaza

72


7. Injekcije manjinskih nosilacaRešenje:

• Udaljavanje izvora injekcije od osetljivih čvorova. • Zaštita osetljivih čvorova kontaktiranjem osnove za potencijal

VSS (ili VDD ukoliko se zaštita odnosi na n-well).

Uzroci otkaza

73


7. Injekcije manjinskih nosilacaUobičajeno je da se veliki tranzistoi vezani za I/O stopice okruže zaštitnim prstenom. Prsten se realizuje od gusto postavljenih kontakata osnove sa naponom napajanja

Uzroci otkaza

74


8. Osetljivost ulaza na šumKonfiguracije kod kojih se ulazni signal dovodi na difuziju(drejn/sors) mnogo su osetljivije na pojavu šuma na ulazu. Ako je TG ne vodi a na ulazu kola pojavi se šum kojim napon na difuziji postaje za VT manji od VSS, nMOS tranzistor u TG počinje da vodi.

Uzroci otkaza

75


9. Osetljivost procesa

Ukoliko kola rade na margini normalnog radnog režima,velika je verovatnoća da će kolo da 'pobegne' iz specificiranih granica pri promeni radnih uslova:temperatura, starenje komponenti i tolerancije samog procesa proizvodnje (odstupanje u koncentraciji nosilaca ili debljini nekog od slojeva).

Uzroci otkaza

76


10. Neželjene sprege

- Kapacitivne

- Induktivne

Svaka izolovana žica koja prelazi preko supstrata može da seposmatra kao kondenzator čija je druga ploče vezana za VSS.

Uzroci otkaza

77



Uzroci otkaza

78



Vod B pliva

Uzroci otkaza

79


10. Neželjene spregeVod B na fiksnom potencijalu

Uzroci otkaza

80



Parazitna induktivnost sve više dobija na značaju sa skaliranjem veza i povećanjem radne frekvencije. Ovo senaročito odnosi na veze preko kojih se razvodi napajanje, signal takta i široke magistrale.

Struja u CMOS kolima teče od VDD ka VSS puneći iprazneći kondenzatore koji im se nađu na putu.

Za visokofrekvencijske AC signale VDD i VSSpredstavljaju masu, tako da se VF struja kreće u zatvorenoj petlji.

Uzroci otkaza

81



Promena struje indukovaće napon proporcionalan brzini promene struje.

Induktivnost provodnika dužine l, širine w na udaljenosti hod površine uzemljenja približno iznosi

≅ 0.15-1.5pH/µm

Uzroci otkaza

82


Uticaj induktivnosti ogleda se u većem početnom kašnjenju,strmijoj promeni i pojavi premašenja signala.

Uzroci otkaza

83



Da bi se smanjio uticaj induktivnosti dobro je da se široke veze podele na tanje sekcije između kojih se provlače VDD i VSS koji služe kao povratne linije.

Uzroci otkaza

84


11. Problemi vezani za kašnjenje

Kada se blok kombinacione logike nađe u sendviču dva sekvencijalna elementa, veoma je važno da se ispoštuju sva vremenska ograničenja, kako bi se obezbedio ispravan rad.

• Ograničenje maksimalnog kašnjenja

• Ograničenje mminimalnog kašnjenja

Uzroci otkaza

85



Ograničenje maksimalnog kašnjenja (setup time failure)

Uzroci otkaza

86



Ograničenje minimalnog kašnjenja (hold time failure)

Uzroci otkaza

tcd > thold - tccq

87


12. Podešavanje kašnjenja

Ukoliko postoji potreba da se kašnjenje na nekom putu poveća, treba koristiti kola za kašnjenje.

Uzroci otkaza

88


12. Podešavanje kašnjenja

Alternativno, ukoliko treba usaglasiti kašnjenje sa nekim logičkim kolom, recimo NAND3, onda se ono ubacuje u određeni put, vezano u konfiguraciji kao invertor.

Uzroci otkaza

A

B

89


13. Nestabilnost signala

Signal može da bude nestabilan – neodređen:

• sa stanovišta naponskog nivoa ili

• sa stanovišta trenutka u kome nastaje promena

Uzroci otkaza

90


13. Nestabilnost signala

Uzroci otkaza

Neodređenost sa stanovišta naponskog nivoa -metastabilnost

Signal na izlazu neće trajno ostati u tom stanju zbog osetljivosti na šum, ali može značajno da poveća vreme kašnjenja.

91


13. Nestabilnost signala - Neodređenost u vremenu(Clock skew)

Uzroci otkaza

92


14. Meki defektiPostoje greške u integrisanim kolima koje se javljaju povremeno i slučajno. Ustanovljeno je da greške nastaju sudarom alfa čestica, pri kojem se stavra par elektron-šupljina. Tako stvorena naelektrisanja bivaju privučena na difuzije vezane za VDD ili VSS, što dovodi do povećanja struje u tom čvoru.

Uzroci otkaza

93


14. Meki defekti

Prisustvo ovih grešaka iskazuje se parametrom SER (Soft Error Rate) i on iznosi 100-1000 FIT/Mb (failures in time/Mb) na površini mora, dok se udvostručava na visinama na kojim lete avioni, zbog pojačanog kosmičkog zračenja. Ove greške se uklanjuju posebnim tehnikama za detekciju i korekciju grešaka.

Uzroci otkaza

94


Hvala

To bi bilo sve što se predavanja tiče u školskoj 2005/06 godini

Želim vam pono sreće

Projektovanje elektronskih kola

Documents

Fizičko projektovanje Uparivanje vrednosti komponenataleda.elfak.ni.ac.rs/education/PEK_stari/literatura/predavanja/Fizicko projektovanje (2...Potpuno projektovanje po narudžbini