Elmore forsinkelsesmodell

2007

INF3400/4400 våren 2007 Statisk digital CMOS

Elmore forsinkelsesmodell

NAND3

N

i

i

jjipd RCt

1 1

RC modell:

RC modell NANDN:

Forsinkelsesmodell:

RC

RRRC

RRC

RCt pd

12

3339

333

33

2007


NAND3

Utlegg

2007


RC

RRRC

RRC

RCt pd

10

3337

333

33

RCt pd 13

2007


RCht pd 513

Parasittisk tidsforsinkelse:

Vi kaller diffusjonskapasitanser for parasittiske kapasitanser som bidrar til parasittisk tidsforsinkelse.

Eksterne kapasitans er definert som gatekapasitans for porter som skal drives.

Eksempel NAND3 som skal drive h tilsvarende porter:

Enkel RC modell: Elmore:


RCt pd 13Tidsforsinkelse:

RCht pd 5721


RCt pd 10Tidsforsinkelse:

h=4: RCt pd 33 RCt pd 30

2007


Elektrisk effort

Vi kaller forholdet mellom ekstern last (kapasitans) og inngangslast for elektrisk effort. Dette forholdet kalles fanout og skrives som Ch.

Logisk effort

Vi kaller forholdet mellom en ports inngangskapasitans og inngangskapasitansen til en inverter som leverer samme utgangsstrøm for logisk effort g.

2007


Effort tidsforsinkelse:

Vi lar NAND3 porten drive et antall tilsvarende porter, for eksempel h’=5. Dersom vi forandrer transistorbreddene i den drivende porten med en faktor k vil dette bety at parasittisk kapasitans øker med en faktor k, dvs. h=h’/k .

Vi sier at porten nå skal drive

Eksempel NAND3:

Vi definerer h som antallet identiske porter son en spesifikk port skal drive.

2007


Oppgave 4.3Oppgave 4.3Logisk funksjon:

DCBAY Diffusjonskapasitanser:

2007


Worst case:

Opptrekk: 2 pMOS transistorer i serie.

Nedtrekk: 2 nMOS transistorer i serie.

Diffusjonskapasitanser:

CC

CC

CC

CC

6

8

2

2

4

3

2

1

Opptrekk:

0

1

DB

CA

0

1

D

BCA

RC

RCRC

RRCRC

RCtN

i

i

jjipd

20

26843

1 1

Nedtrekk:

RC

RCRC

RRCRC

RCtN

i

i

jjipd

14

26241

1 1

2007


2007


Oppgave 4.4Oppgave 4.4

Finn ”worst case” tidsforsinkelse for en n-inngangs NOR port ved å bruke Elmore forsinkelsesmodell.

Velger bredde på pMOS transistorer:

np nWW 2

Finner utgangslasten:

nC

CnnCut3

2

Stigetidsforsinkelse:

nRCnCn

iRt

n

ipd 32

1

1

Falltidsforsinkelse:

nRCt pd 3

2007


Eksamensoppgave 2005Eksamensoppgave 2005Gitt kretsen til høyre, der transistorenes bredde (Wrelativ) er oppgitt relativt til minimumstransistorer W = 0.4μm og L = 0.2μm i en 0.2μm CMOS teknologi. Anta at alle transistorer har minumumslengde. Anta videre at minimums kontaktstørrelse er 0.1μm og at minumumsoverlapp mellom metall og diffusjon (m1d), inkludert kontakt, er 0.125μm. Anta at porten ikke driver andre porter, dvs. ingen ekstern last, og beregn kapasitansen på portens utgang. Bruk enkle modeller og anta at Cjbs = 1.5fF/μm2 og Cjbssw = 0.1fF/μm. Anta videre at diffusjonsområdet strekker seg 0.2μm ut fra gaten (polysilisium).

Diffusjonskapasitans for et minimums diffusjonsområde, 0.4m x 0.2m:

m

fFW

fFm

fFW

CmWCmWC jbsswjbsdiff

5.0

04.05.0

4.022.0

Minumum diffusjonskapasitans:

fF

m

fFWC

2.0

5.0minimumdiff

2007


Utgangsskapasitans:

fF

C

CCCut

8.1

9

136

minimumdiff

minimumdiffminimumdiff

2007


Anta at motstandsverdien for minimumstransistorer er R for nMOS transistorer og 2R for pMOS transistorer. Hvilken prosessparameter vil typisk gi en slik forskjell i motstand for nMOSogpMOS transistorer som er like store? Anta at R = 3kΩ og bruk Elmore forsinkelses modell til å finne portens (Fig. 5) parasittiske tidsforsinkelse når alle ingangene er 0 (A=B=C=0).

Elmore forsinkelsesmodell:

ps

fFk

RC

RC

RC

RCt pd

9

2.0315

156

69

6

46

6

26

minimumdiff

minimumdiffminimumdiffminimumdiff

2007


Prøveeksamen 2005Prøveeksamen 2005Gitt porten til høyre, der alle transistorene har minimumslengde(0.2μm) og bredden på pMOS transistorene er P gangerminumumsbredde (0.4μm) og bredden på nMOS transistoreneer N ganger minumum bredde. Finn N og P slik at intrinsikkkapasitans blir minst mulig og at effektiv motstand i opptrekkog nedtrekk blir like (“worst case”).Anta videre at minimums kontaktstørrelse er 0.1μm og atminumumsoverlapp mellom metall og diffusjon (m1d), inkludertkontakt, er 0.125μm. Anta at porten ikke driver andre porter,dvs. ingen ekstern last, og beregn kapasitansen p˚a portens utgang. Bruk enkle modeller og anta at Cjbs = 1.5fF/μm2 ogCjbssw = 0.1fF/μm. Anta videre at diffusjonsomr˚adet strekkerseg 0.2μm ut fra gaten (polysilisium).

Diffusjonskapasitans for et minimums diffusjonsområde, 0.4m x 0.2m:

m

fFW

CmWCmWC jbsswjbsdiff

5.0

4.022.0

2007


Utgangsskapasitans:

fF

C

CCCut

2.1

6

1222

minimumdiff

minimumdiffminimumdiff

Velger bredde på transistorer:

np nWW 2

2007


Lineær forsinkelsesmodellLineær forsinkelsesmodell

Normalisert tidsforsinkelse:

pfd

Effort tidsforsinkelse

Parasittisk tidsforsinkelse

ghf

2007


Oppgave 4.5Oppgave 4.5Lag en figur som viser tidsforsinkelse som funksjon av elektrisk effort for en 2inngangs NOR port. Hvordan blir tidsforsinkelsen sammenlignet med 2inngangs NAND port?

2007


Logisk effortLogisk effort

Vi kaller forholdet mellom en ports inngangskapasitans og inngangskapasitansen til en inverter som leverer samme utgangsstrøm for logisk effort g.

2007


Parasittisk tidsforsinkelseParasittisk tidsforsinkelse

Vi definerer parasittisk tidsforsinkelse som tidsforsinkelse i en port uten ekstern last.

Port 1 2 3 4 n

Inverter 1

NAND 2 3 4 n

NOR 2 3 4 n

Tristate 2 4 3 6 2n

Antall innnganger

N inngangs NAND port:

RCn

n

n

RnCnRC

RCt

i

jj

n

ii

i

jj

n

iipd

25

31

1

1

11

I realiteten øker parasittisk tidsforsinkelse kvadratisk med antall innganger.

2007


Stige- og falltidsforsinkelse for inngangStige- og falltidsforsinkelse for inngang

For en mer presis estimering av tidsforsinkelse må vi ta hensyn til stige- og falltidsforsinkelse på innganger.

Tidsforsinkelse:

Ingen tidsforsinkelse på inngangene

6

21DD

t

kantsteppdpd

V

V

ttt

Stige- eller falltidsforsinkelse for innganger

2007


Ulik transisjonstidspunkt for inngangerUlik transisjonstidspunkt for innganger

2007


MOS kapasitanser for inverter ved transisjonMOS kapasitanser for inverter ved transisjon

2007


2007


Gate source kapasitansGate source kapasitans

2007


BootstrappingBootstrapping

Spenningsendring:

innlast

gdut V

C

CV

2007


Tidsforsinkelse i en logisk portTidsforsinkelse i en logisk port

er enhetsforsinkelse =3RC

Logisk effort g = 1

Parasittisk tidsforsinkelse p = 1

Tidsforsinkelse:

5

)11(

h

pgh

dt pd

2007


Tidsforsinkelse for port:

2

)111(

pght pd

Tidsforsinkelse i oscillator:

pdoscillator Ntt

Frekvens:

pdoscillator Ntf

2

1

Documents

Elmore forsinkelsesmodell