DIPLOMA - konèna verzija · 2018-08-24 · ESR Equivalent Series Resistance – Ekvivalentna serijska upornost DIP Dual In Line Package - Dvolinijsko ohišje, t.p. večvrsti čno

UNIVERZA V MARIBORU

FAKULTETA ZA ELEKTROTEHNIKO,

RAČUNALNIŠTVO IN INFORMATIKO

DIPLOMSKA NALOGA

Marko Slavič

MARIBOR, maj 2008

I

UNIVERZA V MARIBORU

FAKULTETA ZA ELEKTROTEHNIKO, RAČUNALNIŠTVO IN INFORMATIKO 2000 Maribor, Smetanova ulica 17

Diplomsko delo visokošolskega strokovnega programa

RAZVOJNA ENOTA ZA PROGRAMIRNA VEZJA

SPARTAN 3E FIRME XILINX

Študent: Slavič Marko

Študijski program: visokošolski strokovni, elektrotehnika

Smer: elektrotehnika–elektronika

Mentor: izred. prof. dr. Rudolf Babič

Komentor: assit. dr. Davorin Osebik

Maribor, maj 2008

II

TU PRIDE podpisan SKLEP

III

UNIVERZA V MARIBORU


ZAHVALA Iskreno se zahvaljujem dr. Davorinu

Osebiku in dr. Rudolfu Babiču za vsestransko pomoč pri izdelavi diplomske naloge.

Posebna zahvala velja staršem in punci, ki so mi omogočili študij ter me moralno podpirali skozi celotno izobraževanje.

IV

UNIVERZA V MARIBORU


RAZVOJNA ENOTA ZA PROGRAMIRNA VEZJA SPARTAN 3E

FIRME XILINX

Klju čne besede: programirna vezja, napajalnik digitalnih sistemov, logi čni napetostni nivoji digitalnih sistemov, USB vmesnik UDK: 621.38.049(043.2) Povzetek

V diplomski nalogi je opisan postopek načrtovanja in izdelave razvojne enote za delo s

programirnimi vezji. Predstavljena je izbira ustreznega FPGA vezja Xilinx iz družine

Spartan, napajalnika za programirna vezja, USB vmesnika, zunanjega generatorja ure,

pomnilnika za shranjevanje konfiguracijskih podatkov in vmesnika za prilagoditev

napetostnih nivojev, LCD prikazovalnika itd. Vmesnik za prilagoditev napetostnih nivojev

poskrbi za združljivost plošče pri komunikaciji s starejšo strojno opremo. Indikacijske

lučke in stikala so nam v pomoč pri implementaciji aplikacij v programirno vezje. S

pomočjo USB vmesnika in funkcij v Matlabu sta nadzor in reševanje digitalnih problemov

zelo poenostavljena.

V

UNIVERZA V MARIBORU


DEVELOPMENT BOARD FOR PROGRAMMING CIRCUITS

SPARTAN 3E OF THE COMPANY XILINX

Key words: development board, programmable gate arr ay circuits, logical

voltage level, USB interface

UDK: 621.38.049(043.2) Abstract

In this thesis the procedure of planning and the construction of the development

board to work with programmable circuits are described. The choices for the suitable

Xilinx FPGA circuit from the family Spartan, the power supply units for programming

circuits, the USB interface, the external clock generator, and the memory unit for storing

configuration data and the interface for voltage levels adaptation are introduced. The

interface for adaptation voltage levels takes care of the compatibility of the plate which is

used for communication with the older hardware. Indicating lights and switches are

helpful for the implementation applications into the programming circuit. The USB

interface and the functions in Matlab help us to control and to solve problems easier.

VI

Kazalo:

1. UVOD .............................................................................................................. 1

1.1 Namen in cilji diplomskega dela ................... ................................................................. 1

1.2 Predpostavke in omejitve raziskave ................ ............................................................. 2

1.3 Predvidene metode raziskave ....................... ................................................................. 4

2. PROGRAMIRNO VEZJE SPARTAN 3E....................... .................................. 5

2.1 Napajanje ......................................... ................................................................................ 7

2.2 Napetostni standardi .............................. ........................................................................ 8

2.3 Konfiguracija ..................................... ............................................................................ 10

2.4 LVTTL konfiguracija ............................... ...................................................................... 14

3. RAZVOJNA PLOŠ ČA................................................................................... 19

3.1 Napajanje ......................................... .............................................................................. 21

3.2 Dvosmerno vhodno-izhodni vmesnik .................. ....................................................... 23

3.3 Indikatorsko vezje (LED indikatorji) .............. .............................................................. 26

3.4 Oscilator ......................................... ................................................................................ 26

3.5 Vezje za nastavljanje vhodnih logi čnih nivojev ....................................... .................. 28

3.6 LCD prikazovalnik ................................. ........................................................................ 28

3.7 USB uporabniški vmesnik ........................... ................................................................. 30

3.8 Serijski EEPROM XCS01S za shranjevanje konfiguraci jskih podatkov ................. 32

3.9 Inicializacijski kabel Xilinx Paralel Cable IV .... ........................................................... 33

4. NAČRTOVANJE IN IZDELAVA TISKANINE .................... ........................... 35

5. REZULTATI ......................................... ......................................................... 39

5.1 USB naprave ....................................... ........................................................................... 40

5.2 FPGA naprave ...................................... ......................................................................... 44

5.3 Inicializacija FPGA naprav in konfiguracija EEPROM pomnilnika ........................... 45

5.4 Delovanje inicializacije FPGA naprave, oscilatorja, DIP stikal, LED idikatorjev in . LCD prikazovalnika ..................... .................................................................................. 46

6. SKLEP ............................................. ............................................................. 47

7. LITERATURA ........................................ ....................................................... 48

8. DODATEK ........................................... .......................................................... 49

VII

Kazalo slik: SLIKA 1: NOTRANJA ZGRADBA SPARTAN 3E PROGRAMIRNEGA VEZJA ........................................ 6 SLIKA 2: JTAG ALI BOUNDARY SCAN VMESNIK ................................................................................. 12 SLIKA 3: POTEK INICIALIZACIJE PRI JTAG KONFIGURACIJI ............................................................ 13 SLIKA 4: ZAŠČITNE DIODE NA KONFIGURACIJSKIH PRIKLJUČKIH ............................................... 15 SLIKA 5: RAZPORED IZBRANIH IN DVOJNO NAMENSKIH PRIKLJUČKOV PRI TQ144 OHIŠJU .. 16 SLIKA 6: POVRATNI TOK PRI PRIKLJUČITVI LVTTL NAPRAVE NA LVCMOS VHODNI

PRIKLJUČEK ....................................................................................................................................... 18 SLIKA 7: ZASNOVA RAZVOJNE PLOŠČE ................................................................................................ 19 SLIKA 8: ZASNOVA RAZVOJNE PLOŠČE ................................................................................................ 20 SLIKA 9: LINEARNI REGULATOR IN IZRAČUN IZHODNE NAPETOSTI ........................................... 22 SLIKA 10: ELEKTRIČNA VEZAVA NAPAJALNIKA ............................................................................... 23 SLIKA 11: LOGIČNA ZGRADBA VMESNIKA .......................................................................................... 24 SLIKA 12: ELEKTRIČNA VEZAVA VMESNIKA ZA PRILAGODITEV IZHODOV .............................. 24 SLIKA 13: ELEKTRIČNA VEZAVA VMESNIKA ZA PRILAGODITEV VHODOV ............................... 25 SLIKA 14: LOGIČNA ZGRADBA VMESNIKA .......................................................................................... 26 SLIKA 15: ELEKTRIČNA SHEMA ZAŠČITE ............................................................................................. 26 SLIKA 16: POGREŠEK FREKVENCE ......................................................................................................... 27 SLIKA 17: PRIKLOP GENERATORJA URE ............................................................................................... 28 SLIKA 18: PREKLOPNO VEZJE ZA NASTAVLJANJE VHODOV ........................................................... 28 SLIKA 19: BLOK DIAGRAM LCD PRIKAZOVALNIKA .......................................................................... 29 SLIKA 20: ELEKTRIČNA VEZAVA LCD PRIKAZOVALNIKA ............................................................... 29 SLIKA 21: POVEZAVA VMESNIKA Z RAČUNALNIKOM ...................................................................... 31 SLIKA 22: ELEKTRIČNA VEZAVA USB VMESNIKA ............................................................................. 31 SLIKA 23: ELEKTRIČNA VEZAVA POMNILNIKA .................................................................................. 32 SLIKA 24: INICIALIZACIJSKI KABEL ...................................................................................................... 33 SLIKA 25: RAZPOREDITEV PRIKLJUČKO ............................................................................................... 34 SLIKA 26: SPODNJA STRAN TISKANE PLOŠČICE ................................................................................. 36 SLIKA 27: ZGORNJA STRAN TISKANE PLOŠČICE ................................................................................ 37 SLIKA 28: RAZVOJNA PLOŠČA – ZGORAJ STRAN ................................................................................ 38 SLIKA 29: RAZVOJNA PLOŠČA – SPODNJA STRAN ............................................................................. 38 SLIKA 30: PREPOZNAN UPORABNIŠKI USB VMESNIK ....................................................................... 40 SLIKA 31: PREBRANA IDENTIFIKACIJA USB VMESNIKA .................................................................. 41 SLIKA 32: PREIZKUS DELOVANJA USB NAPRAVE V MATLABU...................................................... 42 SLIKA 33: VPISANA IN PREBRANA IDENTIFIKACIJA USB NAPRAVE V MATLABU ..................... 43 SLIKA 34: NAPRAVE NA JTAG VODILU .................................................................................................. 44 SLIKA 35: PROGRAMIRANJE EEPROM POMNILNIKA.......................................................................... 46 Kazalo tabel: TABELA 1: SERIJE FPGA PROGRAMIRNIH VEZIJ SKUPINE SPARTAN 3E ......................................... 5 TABELA 2: PREGLED TIPOV OHIŠIJ IN ŠTEVILO UPORABNIŠKIH VHODNO-IZHODNIH

PRIKLJUČKOV GLEDE NA SERIJO PROGRAMIRNEGA VEZJA ................................................... 9

VIII

Uporabljene kratice FPGA Field Programmeable Gate Array – Logična programirna vezja

USB Universal Serial Bus – Univerzalno serijsko vodilo

PGA Prin Grid Array – Podnožje čipa pri čemer so priključki porazdeljeni po

ploskvi

SMD Surface Mount Devices – Tehnologija površinskega nameščanja

elektronskih komponent

EEPROM Electronically Erasable Programmable Read Only Memory – Električno

zbrisljiv in programirljiv bralni pomnilnik

ROM Read Only Memory – Bralni pomnilnik

LED Light Emitting Diode – Polprevodniška svetilna dioda

LVCMOS Low Voltage Complementary Metal Oxide Semiconductor –

Nizkonapetostni komplementarni unipolarni MOS transistor

LVTTL Lov Voltage Transistor Transitor Logic – Nizko napetostna transistor

transistor logika

PLD Programmable logic device – Programirljiva logična naprava

CPLD Complex Programmable Logic Device – Kompleksna programirljiva

logična naprava

CRC Cyclic Redundancy Checks - Mehanizem za izračun redundantne

informacije, potrebne za odkrivanje napak med prenosom podatkov

JTAG Joint Test Action Group ali Standard Test Access Port and Boundary-Scan

Architecture - Standard IEEE 1149.1, standardizirano testiranje

elektronskih komponent ali sklopov

FTDI Future Tehnology Devices Intl. – Angleški proizvajalec integriranih vezij

RAM Random access memory – Bralno-pisalni pomnilnik

DCM Digital Control Maneger – Digitalni upravitelj ure

ESR Equivalent Series Resistance – Ekvivalentna serijska upornost

DIP Dual In Line Package - Dvolinijsko ohišje, t.p. večvrstično DIP stikalo

CCB Configurable Logic Block - Konfiguracijski logični blok

I/O Input Output Connector – Vhodno–izhodni priključek

IX

GCLK Global Clock – Glavna sistemska ura

POR Power On Reset – Ponastavitev vseh priključkov ob vklopu

DCI Digital Control Impedance – Digitalno nadzorovana impedanca

DSP Digital Signal Processing – Digitalno signalno procesiranje

UNIVERZA V MARIBORU


UVOD 1

1. UVOD

V današnjem času se uporabljajo digitalni sistemi za reševanje problemov na

najrazličnejših področjih. Vsak dan imamo stik z napravami, ki vsebujejo digitalne

komponente za obdelavo informacij in podatkov.

Vedno večja integracija in zmogljivost digitalnih komponent nas sili k načrtovanju

vedno bolj zmogljivih sistemov za obdelavo podatkov. Digitalni sistemi, zgrajeni s

programirnimi vezji, imajo več prednosti glede na enake sisteme, ki so zgrajeni z

mikroprocesorjem. Najpomembnejše prednosti so hitrost delovanja, majhna poraba

energije in zanesljivost delovanja aplikacij v realnem času. Obdelava podatkov poteka z

majhnimi časovnimi zamiki. Vgrajeno aplikacijo pri namensko načrtovanih sistemih

odlikuje velika prilagodljivost. Velika prednost FPGA sistemov je tudi sočasnost delovanja

logičnih gradnikov in sklopov ter preprogramirljivost. Pri veliko manjši frekvenci ure kot

je potrebna za delovanje mikroprocesorja, izvajamo operacije v realnem času. Sisteme s

FPGA sistemi običajno uporabljamo v različnih kombinacijah z mikroprocesorjem.

1.1 Namen in cilji diplomskega dela

Namen in cilj diplomskega dela je razviti ter izdelati programirno enoto, ki bo

omogočala študentom enostavno spoznavanje programirljivih FPGA vezij in razvoj DSP

aplikacij. Predstavili bomo izbiro ustreznega programirnega vezja, USB vmesnika, LCD

prikazovanje, dvosmerni vhodno-izhodni vmesnik za povezovanje razvojne plošče z

drugimi sistemi, generator ure in zunanji pomnilnik. Zasnova sistema bo temeljila na

uporabnosti in preprostosti pri uporabi, sistem pa se bo lahko uporabljal v uporabniške ali

raziskovalne namene. Prav tako se za gradnjo nove razvojne plošče odločamo zato, ker

lahko v ta namen uporabimo že razvite aplikacije in pri tem ustvarjene knjižnice. Z

majhnimi spremembami jih lahko implementiramo v najnovejšo FPGA integrirano vezje.

Trenutno se v laboratoriju za elektronske sisteme, v izobraževalne namene, uporablja

razvojna plošča z integriranim vezjem iz družine XC4000. Reševanje zahtevnega

digitalnega problema s takšnim vezjem je glede na zahtevnost procesiranja in obseg

UNIVERZA V MARIBORU


UVOD 2

vhodnih podatkov nemogoče. Omejeni smo s številom logičnih gradnikov in zmogljivostjo

programirnega vezja. Ker imajo v laboratoriju za elektronske sisteme izkušnje z delom z

integriranimi vezji firme Xilinx, smo se odločili, da pri tem proizvajalcu poiščemo

najprimernejše integrirano vezje. Tako bomo nadomestili starejšo razvojno ploščo z

novejšo.

Podjetje Xilinx ponuja raznovrstne cenovne rešitve z različnimi tipi FPGA vezij.

Trenutni glavni produkt so programirna vezja iz družine Vitrex in Spartan.

Vezja se med seboj razlikujejo po električnih lastnostih in po namembnosti. Ena od

pomembnejših razlik med tema dvema družinama je cena.

Vitrex integrirana vezja so namenjena za uporabo v najzahtevnejših sistemih.

Razvoj te družine temelji na doseganju čim večjih hitrosti, zmogljivosti, zanesljivosti in

čim večji integraciji, pri čemer cena ni omejitev. Integrirana vezja te družine se prodajajo

samo v PGA integrirani obliki.

Družina Spartan pa se orientira k temu, da ponudi uporabniku čim ugodnejši

produkt, s katerim na določenih področjih lahko rešujemo primerljive probleme kot pri

družini Vitrex. Iz družine Spartan izhajajo tri glavne skupine. Te nas usmerjajo k pravilni

izbiri programirnega vezja.

1.2 Predpostavke in omejitve raziskave

Za izdelavo razvojne plošče je potrebno izbrati programirano vezje, ki mora biti

cenovno ugodno. Prisiljeni smo izbrati tudi takšno vezje, ki ima ustrezno veliko ohišje in

za katerega lahko napravimo ustrezen načrt podnožja ter ga z obstoječo tehnologijo

laboratorija za elektronske sisteme prispajkamo na tiskano vezje. Torej pri naši izbiri ne

pridejo v poštev vezja v PGA ohišju, kar pomeni, da lahko izberemo ustrezno integrirano

vezje v družini Spartan. To pa so:

Spartan-3E

Spartan-3A

Spartan-3

UNIVERZA V MARIBORU


UVOD 3

Glede na namembnost različnih podskupin FPGA vezij družine Spartan se bomo

odločili za izbiro tiste skupine, ki bo najbolj ustrezala našemu namenu. Ker bo razvojna

plošča namenjena študentom kot učilo za spoznavanje programirljivih FPGA vezij ter

digitalnemu signalnemu procesiranju, bomo izbrali Spartan 3E integrirano vezje, ki ga

priporoča proizvajalec. Pri izbiri ostalih komponent pa se bomo osredotočili predvsem na

nasledne tri kriterije, ki so: cena, zanesljivost in uporabnost.

Napajanje plošče bomo izvedli z nastavljivimi linearnimi regulatorji LM317

Z izdelavo USB vmesnika se ne bomo ukvarjali, saj bi nam iskanje med ponujenimi

USB vmesniki na tržišču vzelo preveč časa, zato bomo uporabili že razvit in

preizkušen sistem s čipom FTDI FT245BM, ker je razmeroma poceni in lahko

dobavljiv.

Za prilagoditev razvojne plošče z drugimi sistemi bomo uporabili dvosmerno

vhodno izhodno integrirano vezje SN74LV245ADWR. Razlog za izbiro tega vezja

je najenostavnejša in dovolj dobra rešitev.

LCD prikazovanje smo izbrali zaradi zastarelosti sedem segmentnih

prikazovalnikov, izbrali pa smo enovrstični prikazovalnik.

Generator ure bo do frekvence 125 MHz .

Uporabljen pomnilnik za shranjevanje konfiguracijskih podatkov bo Xilinxov

XCS01S EEPROM, velikosti 1MB.

Inicializacijo bomo izvedli preko serijskega Xilinx JTAG vmesnika.

Napajanje USB vmesnika in LCD prikazovalnika bo iz razvojne plošče.

Preden bomo dokončno načrtali tiskano ploščico, bomo dobavili vse potrebne

elemente; če ti ne bodo dobavljivi, bomo poiskali primeren nadomestek.

Izbrane komponente bodo v SMD ohišju.

UNIVERZA V MARIBORU


UVOD 4

1.3 Predvidene metode raziskave

Predpostavimo, da smo izbrali ustrezno programirno vezje, preučili bomo njegovo

dokumentacijo. Natančneje bomo obdelali električne lastnosti, saj nas za izvedbo naloge

zanima, v kakšnih električnih pogojih mora določen sklop razvojne plošče delovati.

Prav tako bomo pogledali, kako so izpeljane posamezne rešitve pri načrtovanju sistema s

programirnim vezjem; še posebej bomo pozorni na opozorila, ki jih navaja proizvajalec.

Če za preučitev zadanih zahtev ne bomo našli dovolj literature, jo bomo poiskali pri drugih

proizvajalcih razvojnih plošč z enakim programirnim vezjem, kot ga bomo uporabili. Po

preučitvi programirnega vezja bomo preučili dokumentacijo izbrane periferije.

Izdelali bomo dvoplastno tiskano vezje. Predvidevamo pa, da bo zaradi zelo velike

integracije tankih povezav in velikega števila skoznikov potrebno tiskano ploščico dati v

izdelavo pri podjetju, ki se profesionalno ukvarja z izdelavo vezij in kjer imajo precizen

avtomatiziran proces. Tehnologija izdelave temelji na laserski tehnologiji, tako, da je

takšen način izdelave zelo natančen in da mu tanke povezave ne povzročajo problemov.

UNIVERZA V MARIBORU


PROGRAMIRNO VEZJE SPARTAN 3E 5

2. PROGRAMIRNO VEZJE SPARTAN 3E

FPGA družina programirnih vezij je načrtovana za različne elektronske aplikacije.

Najdemo jih v napravah, kjer poteka obdelava različnih vhodnih digitalnih signalov in kjer

so izhodi lahko raznoliki prikazovalniki ali komunikacijski vmesniki. Ta tip programirnega

vezja, na primer, najdemo v vseh kamerah visoke ločljivosti proizvajalca Panasonic.1

Iz skupine Spartan 3E izhaja osem serij integriranih vezij. Razlikujejo se po notranji

strukturi, številu logičnih gradnikov, številu vhodno-izhodnih priključkov in predvsem po

tipu ohišja.

Tabela 1: Serije FPGA programirnih vezij skupine Spartan 3E

Vsako serijo sestavlja pet osnovnih programskih funkcijskih elementov:

Konfiguracijski logični bloki (CLB) vsebujejo Look-Up tabele na osnovi RAM-ov

za implementacijo logičnih in spominskih elementov, ki jih lahko uporabimo kot

1 Več o uporabi programirnih vezij v kamerah na domači internetni strani firme Xilinx

Serija

Število sistemskih vrat

Število logičnih celic

CLB Array Število konfiguracijskih logičnih blokov; Distributed RAM Velikost RAM pomnilnika v čipu; Block RAM Velikost RAM pomnilnika v blokih; Dedicated Multipliers Število množilnikov; DCM Število upraviteljev z vhodno uro; Maximum User I/O Število uporabniških vhodno-izhodnih

priključkov; Maximum Differential I/O Pairs Največje število diferenčnih vhodno-

izhodnih priključkov.

UNIVERZA V MARIBORU



flip-flope ali zadrževalnike. CLB lahko programiramo tako, da izvajajo logične

funkcije ali pa shranjujejo podatke.

Vhodno-izhodni bloki (IOB) kontrolirajo pretok podatkov med vhodno-izhodnimi

(I/O) priključki in notranjo logiko čipa. Vsak priključek omogoča dvosmerni pretok

podatkov in stanje visoke impedance. Zelo velika podpora različnih napetostnih

standardov za signale nam omogoča popolno prilagoditev integriranega vezja na

druge naprave ali vmesnike. Ta družina se odlikuje še posebej po osmih diferenčnih

standardih. Digitalna kontrola impedance na izhodnih priključkih omogoča

enostavno rešitev za prilagoditev na različne napetostne standarde.

RAM bloki omogočajo shranjevanje podatkov v 18-kilobitnih blokih z dvojnimi

priključki.

Množilni bloki izračunajo produkt dveh 18 bitnih števil.

Bloki digitalnega upravitelja ure (DCM) omogočajo samostojno kalibracijo in

popolno razširjanje, zakasnjevanje, množenje, deljenje in fazno premikanje

vhodnih urinih signalov.

Elementi so razmeščeni, kot je prikazano na sliki.

Slika 1: Notranja zgradba Spartan 3E programirnega vezja

Pri razvoju integriranih vezij prihaja do konstantnih izboljšav. Te pa s pridom uporabljajo

pri naslednjih serijah integriranih vezij. Naj naštejemo nekatere:

Sprogramiramo lahko dvižne in spustne upore na vhodno-izhodnih priključkih.

Poudarek izboljšave je na veliki zmogljivosti teh uporov. Zmožni so pretoka

UNIVERZA V MARIBORU



relativno velikega električnega toka, do osemkrat večjega,2 kot je pri starejših

programirnih vezjih z notranjim dvižnim ali spustnim uporom.

Vezje za ohranjanje izhodnega stanja nam omogoča, da se logično stanje vseh

vhodno-izhodnih priključkov ohrani, tudi če odstranimo napajanje banke. To

možnost lahko uporabimo pri programirnem vezju z drugimi napravami in pri

čemer zunanja naprava pri določenih pogojih zahteva stanje visoke impedance na

vodilu. Ob ponovnem vklopu napajanja banke so logična stanja enaka kot pred

izklopom.

Zaščitne diode na vhodno-izhodnih priključkih omogočajo zaščito pred statično

elektriko in previsoko napetostjo.

Nadziramo lahko hitrost in moč na vhodno-izhodnih priključkih. Na voljo imamo

dve možnosti, in sicer hiter način, ki omogoča izredno hitre preklopne čase

izhodnega signala na vhodno-izhodnem priključku in počasen način, ki pa omeji

hitrost preklopa. Slednja možnost nam dopušča, da na vhodno-izhodni priključek

priklopimo napravo s porabo do 12 mA. Opciji sta na voljo samo pri uporabljenem

LVTTL ali LVCMOS standardu.

2.1 Napajanje

Poraba energije je odvisna od števila aktivnih logičnih gradnikov in frekvence

delovanja pomnilnih elementov. Če ta dva dejavnika naraščata, narašča tudi potreba po

močnejšem napajanju. V ekstremnih pogojih lahko poraba naraste preko predvidenih

meja. Pri izbiri primernega napajalnega vira moramo biti pozorni, da zadostimo zahtevam,

kot so :

da je izhodna napetost stabilna;

da je izhodna moč nekajkrat večja, kot je poraba vezja;

da zagotovimo minimalno odstopanje napetosti pri vklopu in izklopu ;

da je napetostni vir temperaturno stabilen;

da imamo primerno filtriranje motenj ter

da imamo primerno glajenje napetosti pri prehodnih pojavih.

2 Glede na serijo programirega vezja XC4000.

UNIVERZA V MARIBORU



Družina Spartan 3E ima več različnih napajalnih linij. Napetost teh linij je

regulirana s posameznim, med seboj neodvisnim regulatorjem. Nadzor priključenih

napajalnih linij (POR) poskrbi, da se izvede resetiranje vseh blokov programirnega vezja

pod pogojem, da so na napajalnih linijah vse ustrezne napetosti. Če ta pogoj ni izpolnjen,

vezje nikoli ne pride v stanje resetiranja notranjih blokov in nato v stanje začetka

konfiguracije.

Napajalne linije interne logike (Vccint), notranjih sklopov (Vccaux) in vhodno-

izhodnih priključkov (Vcco) so organizirane v banke. Takšna organizacija nam omogoča

priključitev več različnih naprav, ki komunicirajo s svojimi napetostnimi standardi.

Dovoljeno odstopanje od nazivne napetosti je enako pri vseh napajalnih linijah in znaša

±5 %. Različna odstopanja se pojavljajo samo pri vhodno-izhodnih priključkih, saj je

dovoljeno odstopanje odvisno od tega, kateri napetostni standard je izbran.

2.2 Napetostni standardi

Integrirano vezje podpira 18 standardov, pri katerih je referenčna izhodiščna napetost Vref3

in 8 diferenčnih standardov, pri katerih je izhodna napetost definirana kot razlika napetosti

enega para izhodnih priključkov. Torej, če uporabimo diferenčni standard, je število

izhodnih priključkov za polovico manjše, kot če bi uporabili standard z izhodiščno

napetostjo.

3 Vrednost Vref je običajno 0V, za nekatere standarde je napetost različna od 0V.

UNIVERZA V MARIBORU



Tabela 2: Pregled tipov ohišij in število uporabniških vhodno-izhodnih priključkov glede

na serijo programirnega vezja

Za pravilno delovanje diferenčnih standardov potrebujemo ustrezno zaključitev. Prav

tako so potrebne ustrezne zaključitve pri nekaterih drugih standardih. Zaključitev z

zunanjimi dodatnimi upori bi bila neizvedljiva. Fizično ne bi mogli postaviti vseh uporov

na tiskano ploščo, saj bi zavzeli ogromno prostora. Še posebej pa bi bilo to neizvedljivo pri

čipih s PGA ohišjem. Zato nam proizvajalec ponuja enostavno rešitev, da zaključitev

izvedemo z digitalnim nadzorom impedance (DCI). To pomeni, da ne potrebujemo

nobenih zunanjih uporov. Ustrezno zaključitev preprosto izberemo pri definiranju vhodno-

izhodnih priključkov preden aplikacijo sprogramiramo v programirno vezje. Naj naštejemo

nekaj napetostnih standardov:

Nesimetrični: GTL, HSTL, LVCMOS, LVTTL, PCI, SSTL.

Diferenčni: LVD (ULVDS), LVDS, LVPECL, RSDS, HSTL, SSTL.

Serija Tip ohišja

User – Število nesimetričnih vhodov Dif – Število priključkov pri diferencialnem standardu

UNIVERZA V MARIBORU



2.3 Konfiguracija Konfiguracija se izvede z naložitvijo podatkov iz zunanjih naprav. Te naprave so lahko

različni ROM pomnilniki ali osebni računalnik. Vnos konfiguracijskih podatkov poteka

preko podmreže dvojnonamenskih vhodno-izhodnih priključkov ali z izbranimi

konfiguracijskimi priključki. Izvede pa se lahko na več načinov:

Glavni serijski (master serial)

Pri tem načinu konfiguracije programirno vezje narekuje, kako se naj prenašajo

podatki v napravo. Programirno vezje generira konfiguracijsko uro CLK, s katero

upravlja pomnilniško enoto. Začetek se prične z nizkim stanjem PROG_B

programirnega vezja, zaključek pa opravi zunanja pomnilna enota. Podatki se

prenašajo serijsko ob pozitivni fronti urinega signala CLK v DIN priključek. Pri

vezavi v verigo (daisy chain) večjega števila programirnih vezij je prvo

programirno vezje vedno nastavljeno na glavni (master) način, ostala pa na

pomožni (slave) način. Takšna konfiguracija se uporablja v primerih, ko

programirno vezje izgubi napajanje, saj se ob ponovnem vklopu naprave prične

samodejno nalaganje konfiguracije.

Pomožni serijski (slave serial)

Pri tem načinu je potek konfiguracije nadzorovan z neko drugo napravo. Navadno

je to inicializacijski kabel osebnega računalnika ali kakšna druga zunanja naprava.

Takšen način konfiguracije je počasnejši, saj je potrebno opazovati stanje

programirnega vezja in pripravljenost le-tega na sprejem podatkov. Zakasnitev se

izvaja z vrivanjem dodatnih urinih ciklov. Takšen način konfiguracije se uporablja

pri zamenjavi obstoječe logike z novo. Med procesom prekonfiguracije se zaustavi

celoten proces izvajanja funkcij.

Glavni vzporedni (master parallel)

Pri tem načinu se podatki prenašajo vzporedno in neposredno preko vodila. Širina

vodila programirnega vezja določa, kako velika beseda se lahko prenese naenkrat.

Takšen način konfiguracije se uporablja pri različnih izvedbah navadno starejših

UNIVERZA V MARIBORU



PROM pomnilnikov. Potek konfiguracije je podoben kot pri glavnem serijskem

načinu.

Pomožni vzporedni (slave parallel)

Pri tem načinu se podatki prav tako prenašajo vzporedno po vodilu. Potek in razlogi

za uporabo tega načina so enaki kot pri pomožnem serijskem načinu.

JTAG (Joint Test Action Group) ali boundary scan

S pomočjo štirižičnega vodila, podprtega na IEEE 1284 ECP protokolu, lahko

oddaljeno spreminjamo, beremo in pišemo konfiguracisjke podatke ISP (in system

programming) na PLD osnovi. Takšen način uporabe programirnih vezij nam

močno poceni stroške, ki nastajajo pri razvijanju novih aplikacij na obstoječih

sistemih. Prav tako se z lahkoto lotimo odpravljanja napak in pomanjkljivosti, ki se

pojavijo pri sprogramirani aplikaciji. Mogoč je dostop do točno določenega objekta

v programirnem vezju, tako da lahko morebiti opažen problem hitro in enostavno

lociramo ter naknadno lahko spremljamo dogajanje. Ta protokol je popolnoma

združljiv z večino programskih orodij na osebnem računalniku. Eno od takšnih

orodij je program LabVIEW podjetja National Instruments. Ta tip konfiguracije je

bil razvit na Xilinxovih programirnih vezjih tudi zaradi tega, ker se je poenostavil

način konfiguracije naprav, s tem pa se je postavil temelj za kompatibilnost in

prilagodljivost vseh nadaljnjih razvitih sistemov.

UNIVERZA V MARIBORU



*Glede na izvedbo

Slika 2: JTAG ali Boundary scan vmesnik

Vsi konfiguracijski načini, razen JTAG konfiguracija, potekajo preko podmreže

vhodno-izhodnih priključkov. Za konfiguracijo več programirnih vezij hkrati lahko

uporabimo enega od naštetih načinov. Pogoj, da so programirna vezja med seboj povezana

v verigo (daisy chain), je pravilno nastavljen način konfiguracije. Ustrezen način

konfiguracije se izbere z logičnim stanjem treh vhodnih priključkov M0, M1, M2.

Notranja logika

Avtomat stanj

TDI

TMS

TCK

TDO

Posamezen logični gradnik (pomnilniška celica, register,…)

TRST *

UNIVERZA V MARIBORU



Slika 3: Potek inicializacije pri JTAG konfiguraciji

Vccint > 1V in Vccaux > 2V in Vcco Bank 4 > 1V

Ne

Briši pomnilnik konfiguracije

INT_B=visok?

Če je naprava že pod napajanjem, postavi PROG_B na nizko stanje

PROG_B = nizki

Naloži CFC_IN inštrukcijo

Naloži konfiguracijske podatke

CRC pariteta vredu?

INT_B na nizek nivo, prekinitev zagona

Sinhronizirani TAP reset

Naloži JSTART inštrukcijo

Ponovna konfiguracija

Uporabniški način

Ne

Ja

Ne

Ja

Ne

Ja

Zagon…

Ja

Vzorči

vklop

Naloži JSTART inštrukcijo

UNIVERZA V MARIBORU



2.4 LVTTL konfiguracija

Konfiguracijski proces za vse tipe programirnih vezji iz družine Spartan 3E je enak.

Vpis poteka preko točno določenih priključkov, ki so vsem skupni. V vseh pogledih sta si

tipa čipov Spartan 3E in Spartan 3L enaka. Podobna sta si celo v poteku konfiguracije kot

tudi v električnih lastnostih vhodno-izhodnih priključkov. Najenostavnejši in neposredni

način konfiguracije je mogoč z LVCMOS standardom, to je z nazivno napetostjo 2,5 V.

Programirna vezja lahko inicializiramo preko konfiguracijskih priključkov ali preko JTAG

vodila. Vsi ti načini pa privzeto delujejo v LVCMOS načinu.

Današnje naprave za shranjevanje podatkov, kot je na primer ROM pomnilnik ali

mikroprocesor, delujejo le z LVTTL standardom oziroma nazivno napetostjo 3,3 V. S

pomočjo nekaterih zunanjih komponent lahko brez velikih težav priklopimo takšno

napravo na programirno vezje.

Konfiguracijski priključki se delijo v dve skupini - izbrani4 in večnamenski.5 Vsak

izbran priključek služi točno svojemu namenu in ga ni mogoče uporabiti kako drugače.

Vsak večnamenski priključek med inicializacijo prenaša podatke, ko pa preide

programirno vezje v uporabniški način, so ti priključki na voljo kot uporabniški vhodno-

izhodni priključki. Vsi izbrani priključki delujejo z nazivno napetostjo Vccaux in ta znaša

2,5V. Ti priključki so: vsi JTAG in PROG_B, HSWAP_EN, CCLK, DONE ter priključki

za nastavitev načina konfiguracije M0, M1, M2. Večnamenski priključki so napajani glede

na napajalno napetost posamezne banke Vcco in znaša 3,3V. Ti priključki so: INT_B,

DOUT, BUSY, RDWR_B, CD_B, in DIN (D0-D7). Oba tipa priključkov imata na svojem

izhodu par zaščitnih diod, povezanih med napajalnima linijama.

4 Delni razpored priključkov je prikazan na sliki 8. 5 Delni razpored priključkov je prikazan na sliki 8.

UNIVERZA V MARIBORU



A. Izbran priključek B. Večnamenski priključek

Slika 4: Zaščitne diode na konfiguracijskih priključkih

V normalnem delovanju so te zaščitne diode vedno zaprte. Praktično so navzven nevidne

in jih priključena naprava ne čuti kot obremenitev. Glede na specifikacijo določenega

priključka je lahko vhodna napetost manjša ali enaka od predpisane nazivne. Ta napetost je

v izjemnih primerih lahko večja in je za napetost kolena diode večja, kot je predpisana

nazivna vrednost. To pomeni, da je lahko vhodna napetost VIN:

Za izbrane priključke:

0,5IN CCAUXV V V≤ + , (1.1)

in za večnamenske:

0,5IN CCOV V V≤ + , (1.2)

Pri čemer je: VIN – vhodna napetost;

VCCAUX - napajalna napetost izbranih priključkov;

VCCO – napajalna napetost večnamenskih priključkov.

Iskanje rešitve za konfiguracijo naprav z LVTTL standardom zunanjih naprav je nujno.

Problem nastane pri napetostnem neskladju obeh tipov priključkov. Za inicializacijo

programirnega vezja, razen JTAG, pa so potrebni priključki iz obeh skupin. Na voljo

imamo dve rešitvi. Prva je ta, da pred začetkom konfiguracije vse večnamenske

Vccaux Vcco_4 ali Vcco_5

Priklju čni pin

UNIVERZA V MARIBORU



priključke napajamo z napajalno napetostjo 2,5 V, oziroma z napetostjo VCCAUX, nato pa

po končani konfiguraciji izvedemo preklop napajalnih linij iz VCCAUX na VCCO. Takšne

rešitve proizvajalec ne priporoča, zato nam ponuja drugo rešitev, ki temelji na odpravi

napetostnih razlik med obema tipoma konfiguracijskih priključkov.

Slika 5: Razpored izbranih in dvojno namenskih priključkov pri TQ144 ohišju

Izbrani priključki, nastavitev načina konfiguracije

Večnamenski priključki

Izbrani priključki

Ban

ka 6

Ban

ka 3

SPARTAN 3E

UNIVERZA V MARIBORU



Večnamenski priklju čki:

Priključitev zunanjih naprav izvedemo z neposredno priključitvijo. Izhodi DOUT, BUSY

in podatkovni izhodi D0-D7 preklapljajo med Vcc in GND. Odpornost teh priključkov na

motnje je zagotovljena s standardom. Izhod INT_B je tipa odprtega ponorja. Z vgrajenim

dvižnim uporom dovoljuje visoko stanje na izhodu. Po predpisanemu standardu se temu

izhodu doda zunanji dvižni upor na napajalno linijo banke 4 (Vcco_4). Pri povezavi

večjega števila programirnih vezjih se vsi priključki INT_B spojijo v eni točki in se

premostijo z enim dvižnim uporom. Vhodni priključek DIN je lahko priklopljen

neposredno na LVTTL napravo. Z uporabo tega standarda so zagotovljeni pogoji opisani v

enačbi (1.2), tako da sta izhodni diodi zaprti.

Izbrani priklju čki:

Izhod DONE preklaplja med GND in 2,5 V. Ta priključek lahko neposredno priključimo

na LVTTL napravo. Visok logičen nivo (VOH) LVCMOS 25 standarda znaša 2,5 V. Ker je

Vmin LVTTL standarda 2 V, to pomeni, da imamo 500 mV rezerve oziroma odpornosti na

motnje. Takšna toleranca je zadostna, saj inicializacija na programirnem vezju ne teče

neprestano. Priporočeno je, da je izhod spojen z dvižnim uporom na VCCAUX napajalno

linijo, saj po koncu inicializacije ta izhod preide v stanje odprtega ponorja. Z LVTTL

pripeljanim signalom na CCLK in PROG_B vhodna priključka, ne zadostimo več pogoju,

da so notranje zaščitne diode zaprte. Kot posledica takšne priključitve se pojavi povratni

tok IREV iz vhodnega priključka preko zaščitne diode na VCCAUX napajalno linijo. Serijski

upor RSER je potreben, da omejimo vhodni tok. Električen tok v vsak tako priključen vhod

ne sme presegati 10 mA. Priporočena vrednost upora, glede na najslabše pričakovane

razmere napajalnih linij, s 5 % lestvice uporov, je vrednost 56 Ω.

UNIVERZA V MARIBORU



Slika 6: Povratni tok pri priključitvi LVTTL naprave na LVCMOS vhodni priključek

Napajalni regulator mora biti zmožen, da skozi njega teče povratni tok in da se na njem ne

spremeni izhodna napetost. Če tega pogoja ne moremo zagotoviti, dodamo na napajalno

linijo vzporedni RPAR, s pomočjo katerega premostimo povratni tok.

Izračun povratnega toka:

(10 )REVI N mA= ⋅ (1.3)

Izračun vzporednega upora:

minCCAUXPAR

REV

VR

I= (1.4)

Pri čemer je: N - število priključenih LVTTL signalov na LVCMOS vhode;

VCCAUX min – minimalna vhodna napetost izbranih priključkov.

UNIVERZA V MARIBORU


RAZVOJNA PLOŠČA 19

3. RAZVOJNA ENOTA

Razvojna plošča je skrbno načrtovan sistem, namenjen za raziskovalne in učne

namene. Vsebovati mora vse elemente, s pomočjo katerih lahko obdelujemo podatke,

pridobljene z vhodnih naprav. Zato je zelo pomembna kompatibilnost z drugimi

napravami. Takšna plošča je zgrajena iz osrednjega programirnega vezja in ostalih

perifernih naprav.

Za vzgled pri izgradnji razvojne plošče si bomo vzeli predhodno razvito razvojno

ploščo. Ta je vsebovala:

programirno vezje XC4000E,

12 vhodno-izhodnih priključkov,

8 vhodov s preklopnimi DIP stikali,

8 vhodno-izhodnih priključkov z zaščito,

tri sedem-segmentne prikazovalnike,

EEPROM za shranjevanje konfiguracije,

podporo za Xilinx-ov inicializacijski kabel in inicializacijo preko

laboratorijsko izdelanega kabla.

Slika 7: Zasnova razvojne plošče

UNIVERZA V MARIBORU



Ker bomo izgradili zmogljiv sistem, je bila podana zahteva tudi po dokaj velikem

številu vhodno-izhodnih priključkov. Zaradi povezave razvojne plošče s starejšo opremo

bomo, vgradili 8 priključkov kompatibilnih s TTL standardom. S tem bomo omogočili

razvoj aplikacij, ki so prostorsko porazdeljene. USB uporabniški vmesnik bo služil za

sočasno sprejemanje in oddajanje podatkov. Primarno bo namenjen za komunikacijo med

razvojno ploščico in programskim okoljem Matlab. Šestnajst uporabniških LED diod in

osem uporabniških preklopnih DIP stikal ter LCD prikazovalnik, kar bo omogočalo

poenostavitev aplikacij. Preostalo število priključkov bomo uporabili kot neposredne

vhodno-izhodne priključke.

Slika 8: Zasnova razvojne plošče V nadaljevanju si bomo pogledali posamezne sklope razvojne plošče.

Xilinx Spartan 3E XC3S100E

Zaščiteni vhodi

Neposredni vhodno-izhodni priključki

JTAG konfiguracija

EEPROM

8 LED Oscilator

Nap

ajalnik

STIKALA

USB

4 16

8

4 LED

LCD

Zaščiteni izhodi

4 LED

4

Glavna serijska konfiguracija

UNIVERZA V MARIBORU



3.1 Napajanje

Proizvajalec nam ponuja ogromno rešitev zvezi z napajanjem. Najpogosteje so

uporabljeni stikalni regulatorji. Njihova prednost je, da zagotavljajo dovolj električne

moči, so napetostno stabilni ne glede na temperaturo ter imajo zelo majhne izgube pri

linijski regulaciji napetosti. Sprememba vhodne napetosti v določenih mejah ne vpliva na

izhodno napetost, saj ti usmerniki delujejo kot STEP UP ali BOOST stikalni usmerniki.

Prav tako integrirane različice regulatorjev zavzemajo zelo malo prostora. Pri načrtovanju

tiskanine s stikalnim regulatorjem moramo biti zelo pozorni, saj bi napačna postavitev

povzročila, da bi se preko regulatorja zaključevala nezaželena stresena induktivnost, kar bi

morebiti povzročilo nihanje napajalne napetosti in visokofrekvenčne motnje.

Izvedba napajalnega dela:

Napajalni del razvojne plošče bo načrtovan za 9 V izmenično napajanje. Sestavljen

bo iz AC priključka, diodnega usmernika, gladilnega in blokirnega kondenzatorja, treh

linearnih nastavljivih regulatorjev LM317T in enega linearnega 5 V regulatorja LM7805.

Za uporabo linearnega regulatorja se bomo odločili zaradi preproste uporabe in ker nam

izgubna moč na regulatorjih ne predstavlja problema, saj imamo dovolj zmogljiv vir

napajanja.

S pomočjo uporovnega delilnika lahko točno določimo izhodno napetost

regulatorja LM317T. Stabilnost izhodne napetosti dosežemo z izborom uporov s 5 %

uporovne lestvice. Ta regulator smo izbrali zaradi:

izhodna napetost ima odstopanje 1 %,

je izhodni tok 1,5 A, ne glede na izhodno napetost,

je regulacija napetosti v območju od 1,2 V do 28 V.

UNIVERZA V MARIBORU



Slika 9: Linearni regulator in izračun izhodne napetosti

22

1

1,25 1OUT ADJ

RV I R

R

= ⋅ + + ⋅

, (3.1)

Pri čemer je: VOUT – izhodna napetost;

IADJ – nastavitveni tok, ki znaša 100 µA in ga lahko zanemarimo.

Izgubno moč na regulatorjih odvajamo s pomočjo primernega hladila. Na vseh

napajalnih priključkih programirnega vezja morajo biti blokirni kondenzatorji. Za

odpravljanje nizkofrekvenčnih motenj bomo na vsaki napajalni liniji uporabili elektrolitske

kondenzatorje 100 µF. Za odpravljanje visokofrekvenčnih motenj potrebujemo na vsakem

napajalnem priključku po en blokirni kondenzator v vrednosti od 1 nF do 100 nF.

Proizvajalec priporoča uporabo nizkih ESR kondenzatorjev tik ob napajalnem priključku

programirnega vezja.

UNIVERZA V MARIBORU



+ C3110u

+ C2010u

3V3

C2647n

C32100n

R28330

1V2

R29

330

- +

D9

BRIDGE

1

4

3

2

C2947n

C24100n

U7

3

1

2VIN

ADJ

VOUT

D10LED ZE

2V5

5V0

R31330

R33560

1V2

R322k2

C2147n

+ C3010

AC2

2V5

C2847n

AC1

U8

3

1

2VIN

ADJ

VOUT

GND+ C23

1000u

U9

3

1

2VIN

ADJ

VOUT

U10

78XX/TO

1 3

2

VIN VOUT

GN

D

SW1

SW MAG-SPST/SM

5V0

C2247n

F1

125mA

C2547n

R30

330

1V2

+ C2710u

2V5

Slika 10: Električna vezava napajalnika

3.2 Dvosmerno vhodno-izhodni vmesnik

Razvojno ploščo bomo mnogo krat uporabljali tudi s starejšimi napravami. Ker te

navadno delujejo z višjimi napetostnimi nivoji, imamo vmesnik, ki nam bo omogočal

priklop teh naprav.

Vmesnik SN74LV245ADWR je narejen na osnovi nizkonapetostne CMOS

tehnologije. Omogoča asinhrono preklapljanje med dvema 8-bitnima vodiloma. Prenos

logičnih stanj iz vodila A v B in iz B v A je mogoč glede na logično stanje DIR6

priključka. Priključek "omogoči izhod"7 (OE), lahko vmesnik postavi v stanje visoke

impedance, tako da nanj priključene naprave ne čutijo nobene obremenitve. Vhodni

6 Angleška kratica za direction. 7 Prevedeno iz angleškega izraza Output Enable.

UNIVERZA V MARIBORU



priključki A ali B so lahko krmiljeni z napetostmi od 3,3 V do 5 V, kar ustreza LVTTL ali

TTL napetostnemu standardu. Standarda se razlikujeta le po velikosti napajalne napetosti

in po napetosti, ki jo dajeta na izhodu ob visokem logičnem stanju. Ostali napetostni nivoji

preklopov in nivojev logičnih stanj na izhodu so popolnoma identični, zato lahko z LVTTL

napravo krmilimo katerokoli TTL napravo.

Naj omenimo še to, da samo integrirana vezja iz družine LVC omogočajo priklop

naprav med TTL in LVTTL napravami.

Slika 11: Logična zgradba vmesnika

R27

390

ZAS_IZH3

IOTTL_1

ZAS_IZH0

D6

4.7V

D7

4.7V

IOTTL_0

R23

1K

3V3

D5

4.7V

ZENER

IOTTL_3

IOTTL_3

ZENER

ZAS_IZH1

R24

390

ZENER

IOTTL_2

SN74LV245A

U6

SN74LV245A

P1

P2

P3

P20

P4

P5

P6

P7

P8

P14

P13

P19

P18

P9

P17

P15

P16

P10

P12

P11

DIR

A1

A2

VCC

A3

A4

A5

A6

A7

B5

B6

OE/

B1

A8

B2

B4

B3

GND

B7

B8ZENER

IOTTL_2

IOTTL_1

ZAS_IZH3

J13

CON4

1234

R21

1K

LD7

LED

ZAS_IZH0

R26

1K

Zasciteni izhodi

LD5

LED

ZAS_IZH2

LD8

LED

ZAS_IZH1

ZAS_IZH2

R22

390LD6

LEDR25

390

IOTTL_0

R20

1K

D8

4.7V

Slika 12: Električna vezava vmesnika za prilagoditev izhodov

Do 7. ostalih kanalov

UNIVERZA V MARIBORU



3V3

Zasciteni vhodi

SN74LV245A

U5

SN74LV245A

P1

P2

P3

P20

P4

P5

P6

P7

P8

P14

P13

P19

P18

P9

P17

P15

P16

P10

P12

P11

DIR

A1

A2

VCC

A3

A4

A5

A6

A7

B5

B6

OE/

B1

A8

B2

B4

B3

GND

B7

B8

R19

390

IVH_0

IVH_2

IVH_1

IVH_1

LD3

LEDLD4

LED

IVH_3

IVH_0

IVH 1

R16

390

J12

CON6

123456

IVH 0

D2

4.7V

ZENER

IVH 3

IVH 2

D1

4.7V

ZENER

R12

1K

R13

1K

R18

390

R15

1K

ZENER

ZENER

D3

4.7V

R17

390

IVH_3

R14

1K

LD1

LEDLD2

LED

IVH_2

D4

4.7V

Slika 13: Električna vezava vmesnika za prilagoditev vhodov

Da ne bi uničili samega vmesnika SN74LV245ADWR, smo se odločili za zaščito.

Zaščita vezja je potrebna zaradi vsesplošne uporabe te plošče. Ker je vezje namenjeno

študentskemu eksperimentalnemu delu, bi lahko hitro prišlo do uničenja katerega izmed

programirljivih vhodno – izhodnih priključkov. Zaradi tega tovrstna zaščita zdrži

prenapetosti do 30V. Odločili smo se za enostavno, a zelo učinkovito zaščitno vezje, ki ga

sestavljata en upor, vezan zaporedno na vhodno – izhodni priključek in Zenerjeva dioda

4,7V. To pomeni, da napetost na diodi zaradi omejitve toka z uporom ne more preseči 5V.

Izmerili smo karakteristiko odvisnosti izhodne napetosti od vhodne. Prikazuje jo slika 14.

Merili smo obremenjene vhode, pri čemer je lepo vidno, da pri vhodni napetosti izhodna ne

prekorači 5V.

UNIVERZA V MARIBORU



Slika 14: Logična zgradba vmesnika

R1

1KD1

4.7VZENER

I-OVHOD

R1

1KD1

4.7VZENER

IZHODI-O

Slika 15: Električna shema zaščite

3.3 Indikatorsko vezje (LED indikatorji)

LED indikatorji so vezani na 12 digitalnih vhodov in 4 digitalne izhode. Pri

starejšem vezju smo morali uporabiti oktalni buffer, ki je odpravil težavo zapornega toka

skozi zener diode, saj so le-te vedno rahlo svetile. Ta problem smo odpravi z novim FPGA

vezjem, ki tega problema ni pokazalo. Zato smo diode vezali direktno na vhode in izhode.

3.4 Oscilator

Integrirano vezje Spartan 3E ima možnost generiranja sistemske ure. Ker pa je ta

frekvenca netočna in predvsem temperaturno nestabilna, se pojavi potreba po generatorju

UNIVERZA V MARIBORU



zunanje ure. S pomočjo zunanje sistemske ure in upraviteljem sistemske ure DCM bomo

lahko precizno operirali z urinimi impulzi.

HXO-39 omogoča generiranje urinega signala s frekvenco do 125 MHz. Odlikuje ga

izredna natančnost, frekvenčna stabilnost in preprostost pri načrtovanju.

Slika 16: Pogrešek frekvence

V novih sistemih se HXO-39 pojavlja kot nadomestek vsem kristalnim oscilatorjem.

Za njegovo delovanje niso potrebne nobene dodatne komponente, potrebuje samo

napajanje z enojno enosmerno napetostjo 3,3V in zunanji kondenzator. Amplituda

izhodnega signala je pravokotna s polovičnim trajanjem impulza.8 S pomočjo zunanjega

preklopnika lahko osrednjo frekvenco 125 MHz delimo. Proizvajalec v priloženi

dokumentaciji opozarja, da je za pravilno in točno delovanje generatorja ure potrebno

skrbno načrtati tiskanino in za napajanje uporabiti vir s čim manjšimi motnjami. Blokirni

kondenzator je obvezen in mora ležati tik ob čipu.

8 Izraz poznan kot Duty Cycle.

EN

OT

E

% Napake frekvence

UNIVERZA V MARIBORU



Slika 17: Priklop generatorja ure

3.5 Vezje za nastavljanje vhodnih logi čnih nivojev

Za preizkušanje določenih aplikacij rabimo nastavljive vhodne priključke. Predvideli

smo, da bo osem takih vhodov dovolj. Za nastavljanje smo uporabili mini DIP stikala v

enem ohišju, ker zasedejo malo prostora. V starejšem vezju so bila stikala vezana na

negativni potencial. Ugotovili smo, da je nekaj krat prišlo do napake pri šumu mase, zaradi

česar nismo dobili pravih rezultatov. Zato smo se v novi izvedbi odločili, da stikala

vežemo na pozitivni potencial 3.3 V. S tem smo rešili problem.

SW2

SW DIP-8

12345678

161514131211109

DIP7

DIP0

DIP3

DIP6 DIP6

DIP2DIP3

DIP13V3DIP1

DIP5

DIP0

DIP5

DIP7

DIP2

DIP4DIP4

Slika 18: Preklopno vezje za nastavljanje vhodov

3.6 LCD prikazovalnik

Za izpis raznih stanj števcev, ure, itd. smo uporabil matrični alfanumerični LCD-

prikazovalnik, tipa 16×1 (16 znakov v eni vrsti). Za eno vrstični prikazovalnik smo se

odločili zato, ker je omenjena programirna plošča namenjena učilu ter nimamo potrebe po

več vrstičnih. Na spodnji sliki je prikazana bločna zgradba in električna vezava samega

LCD prikazovalnika, ki je uporabljen v vezju.

UNIVERZA V MARIBORU



Slika 19: Blok diagram LCD prikazovalnika

R/W

LCD 16 x 1U3

LCDC1

C2

C3

C4

C5

C6

C7

C8

C12

C11

C16

C9

C15

C13

C14

C10

VS

SV

DD

VE

E (

V0)

RS

R/W

EN

A (

E)

DB

0D

B1

DB

5D

B4

K DB

2

A DB

6D

B7

DB

3

DB4

RS

R5

10E

R10390E

DB6

R6

2k

R9390E

DB7

ENA

Ra2100E

5V0

C18

10uF

C19

10nF

DB5

R11390E

R8390E

Slika 20: Električna vezava LCD prikazovalnika

UNIVERZA V MARIBORU



3.7 USB uporabniški vmesnik

Zasnova USB vmesnika na razvojni plošči temelji na tem, da bomo zgradili vmesnik,

ki bo ponujal uporabniški dostop do vhodno-izhodnih priključkov. S pomočjo ustrezne

programske opreme v okolju Matlab lahko med tekom procesa v programirnem vezju

sprejemamo ali pošiljamo podatke. Takšen vmesnik nam omogoča enostavno izvedbo

meritev razvitih aplikacij v FPGA strukturi.

USB vmesnik, zgrajen na Spartan 3E Starter Kid plošči, nam ponuja le prenos

konfiguracijskih podatkov, tako da je po končani inicializaciji vmesnik neuporaben.

V laboratoriju za elektronske sisteme je bil izdelan USB vmesnik za prenos

uporabniških podatkov na razvojno ploščo s Xilinx XC4000E integriranim vezjem .

Vmesnik sestavlja integrirano vezje FT245BM, neposredno priklopljeno na

dvojnonamenske vhodno-izhodne priključke programirnega vezja. Prenos podatkov poteka

vzporedno z osem-bitno dolgo besedo. Zraven priključkov za prenos podatkov še imamo

štiri kontrolne signale.

Lastnosti integriranega vezja FT245MB nam bodo prišle zelo prav in jih bomo

koristno uporabili pri naši nalogi. Nekatere lastnosti so, da:

je razmeroma poceni in je lahko dobavljiv,

skrbi za celotno USB komunikacijo,

podpira masoven in sočasen prenos,

vsebuje pretvornik nivojev s 5 V na 3,3 V,

lahko shranimo identifikacijo naprave na zunanji EEPROM,

je z gonilniki podprt na operacijskem sistemu Microsoft Windows in

MAC OS-X ter Linux,

je kompatibilen z USB standardoma USB 1.1 in USB 2.0.

UNIVERZA V MARIBORU



Slika 21: Povezava vmesnika z računalnikom

Uporaba vmesnika je zelo preprosta, saj nam o USB komunikaciji ni potrebno

ničesar vedeti. Sama električna shema povezave ni zahtevna in vsebuje dokaj malo

zunanjih elementov. Povezavo vmesnika lahko izvedemo direktno zaradi tega, ker vmesnik

daje na svojem izhodu logična stanja v območju od 0 V do 3,3 V, kar ustreza LVTTL

standardu.

Slika 22: Električna vezava USB vmesnika

Spartan 3E razvojna plošča

USB USB

vmesnik Vzporedna komunikacija

UNIVERZA V MARIBORU



3.8 Serijski EEPROM XCS01S za shranjevanje konfigu racijskih podatkov

Konfiguracijske podatke shranjujemo na zunanje pomnilne enote zaradi trajnega

shranjevanja konfiguracijskih podatkov, kar omogoča, da konfiguracisjki podatki ostanejo

tudi, če pride do izgube napajanja. Ob vklopu napajanja se ti samodejno prenesejo v

programirno vezje.

Za shranjevanje konfiguracijskih podatkov Spartan 3E programirnega vezja

potrebujemo 1 Mb velik pomnilnik, zato bomo uporabili 1 Mb Xilinx XCS01S EEPROM.

Vpis podatkov poteka preko inicializacijskega kabla Xilinx Paralel Cabel IV. Z JTAG

vmesnikom lahko konfiguriramo programirno vezje ali pa vpisujemo podatke v pomnilnik.

Napajanje pomnilnika moramo izvesti z enosmerno napetostjo 3,3 V, čeprav je delovanje

zagotovljeno tudi pri nižjih napetostih. Razlog za takšno napajanje je opisan v poglavju

2.4.

Slika 23: Električna vezava pomnilnika

UNIVERZA V MARIBORU



3.9 Inicializacijski kabel Xilinx Paralel Cable IV

S pomočjo tega kabla lahko konfiguriramo programirna vezja FGPGA, CPLD ali

vpisujemo podatke v EEPROM pomnilnike. Podpira IEEE 1284 protokol in je popolnoma

združljiv s programsko opremo iMPACT podjetja Xilinx. Prav tako je združljiv s

protokolom IEEE 1149.1. Omogoča priklop naprav preko JTAG vodila in na Xilinx

programirna vezja v pomožnem serijskem načinu. Priklop naprav je mogoč preko

ploščatega (ribbon) kabla. Napajanje je izvedeno s pomočjo odcepnika na priključku miške

ali tipkovnice osebnega računalnika. Kabel je spojen z osebnim računalnikom preko LTP

tiskalniških vrat, podprt pa je z operacijskimi sistemi Microsoft Windows XP in Linux.

Avtomatsko zaznavanje referenčne napetosti priklopljene naprave omogoča komuniciranje

z različnimi napetostnimi standardi.

Slika 24: Inicializacijski kabel

UNIVERZA V MARIBORU



Slika 25: Razporeditev priključki

UNIVERZA V MARIBORU


NAČRTOVANJE IN IZDELAVA TISKANINE 35

4. NAČRTOVANJE IN IZDELAVA TISKANINE

Načrtovanje razvojne plošče smo opravili s programskim paketom Orcad 9.22. V

programu za načrtovanje sheme smo morali načrtati knjižnice za programirno vezje,

EEPROM pomnilnik, dvosmerni vmesnik, oscilator, USB vmesnik… Ko smo končali z

risanjem načrta, smo ga preverili funkcionalno in elektrotehnično. Na osnovi načrtane

sheme smo generirali listo povezav za program Layout. Za nekatere elektronske

komponente v knjižnici ni bilo ustreznih podnožij, zato smo jih načrtali s pomočjo Library

Managerja.9 Preden smo začeli delati na tiskanini, smo morali določiti primerno

tehnologijo. Določitev primerne tehnologije je bila zelo pomembna, saj je bilo potrebno

prilagoditi tehnologijo procesnim zmožnostim, ki jih imajo podjetja za izdelavo tiskanih

vezij. Izdelovalci takšnih vezij imajo po navadi na internetu objavljeno tehnologijo

izdelave, postopek in omejitve pri izdelavi. V našem primeru smo tehnologijo nastavili na:

minimalni razmak med elementi je 8 mili col;

razporeditev elementov na mrežo 100 mili col;

najmanjša debelina povezave je 10 mili col;

debelina blazinice skoznikov je 55 mili col;

izvrtina skoznika je 16 mil col.

Elemente smo razporedili ročno. Kondenzatorje, regulatorje, vse višje elemente in

elemente namenjene za prikazovanje ter vse priključke smo postavili na zgornjo stran. Pri

razporeditvi smo pazili na čim večjo optimalnost, funkcionalnost in vizualnost

razporejenih elementov.

9 Upravitelj podnožji v Orcad Layout Plus 9.22.

UNIVERZA V MARIBORU



Elemente smo med seboj povezali ročno. S tem smo zmanjšali število skoznikov in

dolžino povezav. Prav tako smo si zagotovili več prostora pri povezovanju debelejših,

napajalnih linij.

Odločili smo se, da bomo poskusili načrtati dvoplastno tiskanino. Pravilno in čim bolj

smotrno razporejanje elementov se nam je pri povezovanju močno obrestovalo, saj so

nekatere povezave potekale med drugimi elementi. Tako smo prihranili veliko

nepotrebnega povezovanja s skozniki. Pri 70 % povezanih elementov se je pojavila težava,

da ni mogoče povezati vseh komponent. Preostale povezave smo izpeljali tako, da je prvi

del povezave potekal po zgornji strani, nato pa je preko skoznika nadaljeval pot po spodnji

strani tiskane ploščice.

Slika 26: Spodnja stran tiskane ploščice

UNIVERZA V MARIBORU



Slika 27: Zgornja stran tiskane ploščice

Prav tako smo uredili napise, ki označujejo posamezne komponente, kakor tudi

napise, ki označujejo uporabniške vhodno-izhodne priključke, stikala in LED diode.

Spajkanje elementov smo opravili s pomočjo spajkalne postaje za SMD spajkanje.

Spajkanje integriranih vezij smo opravili z votlo konico in pasto, ki preprečuje kontaktno

napetost. Brez paste bi spajkanje bilo nemogoče, saj ta preprečuje razlivanje cina. Kar se

vrstnega reda elementov tiče, smo se odločili, da začnemo z najnižjimi in nato nadaljujemo

z višjimi elementi. Na koncu smo prispajkali še vse priključke.

UNIVERZA V MARIBORU



Slika 28: Razvojna plošča – zgoraj stran

Slika 29: Razvojna plošča – spodnja stran

UNIVERZA V MARIBORU


REZULTATI 39

5. REZULTATI

Rezultate bomo podali glede na to, ali posamezen sklop deluje pravilno. V veliko

pomoč pri prvem vklopu so nam bile vrednosti porabe pri razvitem USB vmesniku in

poraba pri testni ploščici s programirnim vezjem. Glede na porabo smo lahko pričakovali,

kakšen je še dopusten tok porabe celotne razvojne plošče.

Razvojna plošča je ob prvem vklopu imela porabo 170 mA. Indikacijska lučka za

napajanje je svetila, prav tako vse lučke, vezane preko preduporov neposredno na

programirno vezje. Napetosti napajalnih linij so bile pravilne in so bile v območju 5 %

dopustnega odstopanja. Med delovanjem poraba ne preseže 300 mA oziroma 3,8 W.

UNIVERZA V MARIBORU


REZULTATI 40

5.1 USB naprave

Najprej smo preizkusili delovanje uporabniškega vmesnika. Pri testu smo opazovali

porabo programirnega vezja. Ob priklopu se poraba ni povečala, prav tako pa je osebni

računalnik takoj prepoznal napravo. S pomočjo upravitelja naprav lahko vidimo

prepoznane naprave. V EEPROM pomnilnik smo zapisali identifikacijo.

Slika 30: Prepoznan uporabniški USB vmesnik

UNIVERZA V MARIBORU


REZULTATI 41

Potrditev delovanja smo pogledali pod lastnosti posamezne naprave.

Slika 31: Prebrana identifikacija USB vmesnika

UNIVERZA V MARIBORU


REZULTATI 42

V laboratoriju za elektronske sisteme so za programsko okolje Matlab razvili

funkcije za delo z USB napravami. Upravljanje naprav poteka neposredno iz programskega

okolja. Pri našem preizkusu smo najprej preizkusili delovanje USB vmesnika , nato vpisali

še identifikacijo USB napravo in jo tudi prebrali.

Slika 32: Preizkus delovanja USB naprave v Matlabu

UNIVERZA V MARIBORU


REZULTATI 43

Slika 33: Vpisana in prebrana identifikacija USB naprave v Matlabu

UNIVERZA V MARIBORU


REZULTATI 44

5.2 FPGA naprave

Inicializacijo programirnega vezja smo preverili s pomočjo paralelnega kabla,

priključenega na JTAG vmesnik razvojne plošče. S Xilinx iMPACT programom smo

preverili pravilnost delovanja naprav, priključenih na to vodilo. Programirno vezje je

moralo biti nastavljeno na JTAG način konfiguracije.10

Slika 34: Naprave na JTAG vodilu

10 Opisano v poglavju 2.3.

Prom XCS01S

Glavno FPGA vezje XC3S100E

UNIVERZA V MARIBORU


REZULTATI 45

Kot je razvidno na sliki, je programski vmesnik prepoznal dve napravi. Prva naprava je

inicializacijski EEPROM pomnilnik, druga je glavno (master)11 programirno vezje.

5.3 Inicializacija FPGA naprav in konfiguracija EEP ROM pomnilnika

Po končanem prepoznavanju naprav smo preverili pretok konfiguracijskih podatkov

preko FPGA naprav in vpis podatkov v EEPROM preko JTAG vodila.

V programu Xilinx iMPACT smo načrtali ena IN logična vrata in dva števca.

Preden smo vpisali konfiguracijo, smo ustrezno definirali uporabljene vhodno-izhodne

priključke. Nato smo ustvarili vse potrebne datoteke in konfiguracijo vpisali v EEPROM

za shranjevanje konfiguracijskih podatkov. Po končanem vpisu konfiguracijskih podatkov

v EEPROM nam je uspešen vpis program javil kot potrditev "Verify Succeeded".

11 Opisano v poglavju 2.3.

UNIVERZA V MARIBORU


REZULTATI 46

Slika 35: Programiranje EEPROM pomnilnika

5.4 Delovanje inicializacije FPGA naprave, oscilato rja, DIP stikal, LED

idikatorjev in LCD prikazovalnika

Po uspešnem vpisu konfiguracijskih podatkov, smo preverili delovanje

konfiguracije v pomožnem serijskem načinu, oscilatorja, delovanja DIP stikal in LED

indikacijskih lučk. Na razvojni plošči smo izbrali način konfiguracije z EEPROM-a.. Ob

pritisku tipke PROG smo pričeli s programiranjem FPGA naprave. Uspešna prejeta

konfiguracija se je odražala s prižgano LED lučko DONE. Glede na logično stanje dveh

stikal se nam so prižigale lučke za simulacijo vhodov ter lučka na izhodu, katerega smo

prožili. S pomočjo števcev smo vhodno frekvenco oscilatorja delili s faktorjem 224. S to

frekvenco utripanja druge LED lučke smo preverili delovanje oscilatorja.

UNIVERZA V MARIBORU


SKLEP 47

6. SKLEP

Rezultat mojega diplomskega dela je razvojna enota za delo s programirnimi vezij. V

večjem delu je izdelana v SMD tehnologiji, vsebuje namreč 90 % elementov s SMD

ohišjem.

Pri izbiri elementov smo se orientirali k tehnološkim zmožnostmi laboratorija za

elektronske sisteme. Vsa izbrana ohišja integriranih vezjih so morala biti dovolj velika za

spajkanje s SMD spajkalno postajo z votlo konico. Vsi uporabljeni upori in LED diode so

iz največje, 1206 SMD lestvice. Izbira primernega pretvornika napetostnih nivojev in

oscilatorja ter EEPROM pomnilnika je temeljila na dobavi vseh elementov. Če element ni

bil dobavljiv, se kljub boljšim specifikacijam nismo odločili zanj.

Uporabljeno programirno vezje iz družine Spartan 3E XC3S100E je visoke stopnje

integracije. Razvojna enota tako skupno vsebuje 100k logičnih gradnikov12. Starejša

razvojna enota s programirnim vezjem XC4000E, razvita v laboratoriju za elektronske

sisteme, pa 8.000 logičnih gradnikov. Enota podpira JTAG in glavni serijski način

inicializacije preko Xilinx paralelnega kabla.13 Največji napredek glede razvoja plošče je

bila izvedba USB vmesnika. USB vmesnik in funkcije za komunikacijo omogočajo

enostaven prenos podatkov iz programskega okolja Matlab na razvojno enoto. Združljivost

med njima je popolna, saj za delovanje med njima ni potreben noben programski ali strojni

vmesnik..

12 Opisano v Tabeli1. 13 Opisano v poglavju 3.7.

UNIVERZA V MARIBORU


LITERATURA 48

7. LITERATURA

[1] S. Goličnik, Prototipna plošča za programirljiva vezja, Diplomsko delo, Fakulteta za

elektrotehniko, računalništvo in informatiko, Maribor, 2002.

[2] M. Jurič, Izdelava vmesnika USB za razvojno ploščo Xilinx FPGA, Diplomsko delo,

Fakulteta za elektrotehniko, računalništvo in informatiko, Maribor, 2006.

[3] http://www.xilinx.com/publications/prod_mktg/pn0010854.pdf

[4] Adjustable Regulator: Complete Data Sheet, LM317 Avgust, 1999

http://cache.national.com/ds/LM/LM117.pdf

[5] Spartan-3E FPGA Family: Complete Data Sheet, DS312 March 22, 2006

[6] The Configuration of Spartan 3: Data Sheet, XAPP453 April 3, 2006

[7] http://focus.ti.com/lit/ds/symlink/sn74lvch245a.pdf

[8] System Programmable Configuration PROMs; Data Sheed, DS123 October 18, 2004

[9] Xilinx Parallel Cable IV: Product Specification, DS097 November 30, 2005

[10] http://www.ftdichip.com/Documents/DataSheets/DS_FT245BM.pdf

[11] XEM3001 - XilinxFPGA Integration Module, Product Brief, Opal Kelly

IncorporatedP.O. Box 69202Portland, OR 97239

[12]http://www.xilinx.com/bvdocs/ipcenter/block_diagram/S3E_Starter_D_External_sch.pdf

[13]http://direct.xilinx.com/bvdocs/packages/tq144.pdf

[14] http://www.st.com/stonline/products/literature/pi/9253.pdf

[15] http://www.kanda.com/files/profiles.pdf

UNIVERZA V MARIBORU


DODATEK 49

8. DODATEK

Shema razvojne plošče

Shema USB uporabniškega vmesnika

Shema LCD prikazovalnika

Shema napajalnika

Shema zaščitenih vhodov

Shema zaščitenih izhodov

Shema DIP stikal

Shema nezaščitenih vhodov-izhodov

Načrt tiskanine (zgornja stran)

Načrt tiskanine (spodnja stran)

Razporeditev elementov (zgornja stran)

Razporeditev elementov (spodnja stran)

UNIVERZA V MARIBORU


DODATEK 50

Shema razvojne plošče

2V5

J2CO

N1

1

DIP

0

VH

-IZH

[15..0]

VH

-IZH

15

Vref.....pin2

TMS

...pin4TC

K....pin6

TDO

....pin8TD

I....pin10G

ND

.....pin:1,3,5,7,9,11,13

2V5

RS

EN

A

3V3

TCK

DIP

6

DO

NE

ZA

S_V

H1

DB

7

J5CO

N5

12345

PR

OG

US

B2

RD

R52

4k7

konektor zatracni JTA

Gkabel2.54 m

m raster

US

B4

CD

IN

C2

47n

ZA

S_V

H3

C17

100n

US

B6

TDI

PR

OG

D0

VH

-IZH

5

R50

4k7

VH

-IZH

11

US

B_V

ME

SN

IK

US

B_V

ME

SN

IK

US

B[7..0]

5V0

3V3

GN

D

US

BD

PU

SB

DM

US

B_V

CC

RD

WR

TXER

XF

ZA

S_IZ

H2

SW

1R

ES

ET

14

23

3V3

TDI

VH

-IZH

1

US

B3

C1

47n

ZA

S_IZ

H3

DIP

_STIK

ALA

DIP

_STIK

ALA

3V3

GN

D

DIP

[7..0]

VH

-IZH

2

R/W

DIP

4

GN

D

R51

330

J6

MO

DE

FP

GA 2 4 6

1 3 5

ZA

S_V

H0

SD

IN

ZA

SC

2

ZA

SC

ITEN

I VH

OD

I

ZA

S_V

H1

ZA

S_V

H2

ZA

S_V

H3

ZA

S_V

H0

GN

D3V

3

US

B[7..0]

ZA

SC

1

ZA

SC

ITEN

I IZH

OD

I

IZH

_Z0

IZH

_Z1

IZH

_Z2

IZH

_Z3

GN

D3V

3

NE

P V

H1

NE

P V

H-IZ

H P

RIK

L

VH

_IZH

[15..0]

GN

D

US

B5

izvrtine na tiskanem vezju

TDO

GC

LK

VH

-IZH

13

CC

LK

3V3

XCF01S

U2

XCF

01S

1

2

3 184 56

7 8

12

11

17

16 915

13 19

14

10 20

D0

(DN

C)

CLK

VC

CIN

TTD

ITM

S

TCK

/CF

OE

//RE

SE

T

(DN

C)

GND

TDO

(DN

C)

(DN

C)

(DN

C)

/CE

O

VC

CO

(DN

C)

/CE

VC

CJ

GN

DV

H-IZ

H14

SW

4P

RO

G

14

23

3V3

US

B0

2V5

ZA

S_IZ

H3

VH

-IZH

12U

SB

7

DIP

5

INIT

US

B vm

esnik

1: PRO

G...pin1

.................pin22: D

IN.......pin3

3: DO

NE...pin4

4: .INIT.....pin5

5: CC

LK....pin6

.................pin76: G

ND

.....pin87: V

ref.....pin9

TXE

DB

6

RXF

ZA

S_V

H2

C4

47n

J99

CO

N9

123456789

PO

D1

NA

PA

JALN

IK

1V2

2V5

3V3

5V0

GN

D

1V2

5V0

ZA

S_V

H2

ZA

S_V

H3

Xilinx Spartan 3XC3S100E

U1

XCS

100E

1

2345

13

2223

56

59

8

9

10111215 1617 53 54

29

20

21

57 587071

37

85 84

44

83

28

93

31

8688899091

64

33 3240 995072

49 48

45

74

30 434234 26 5181

55

8052

41

87

73

96

3938 36 357576 77

7879

6

92

94

19

97

61

69

6263

7

65666768 98

14

95

46

82

27 100

47 2524

60 18

PR

OG

_B

IO_L01P

_3IO

_L01N_3

IO_L02P

_3

IO_L02N

_3/VR

EF

_3

IP

IO_L07P

_3IO

_L07N_3

VCCINT

GND

VCCO_3

IO_L03P

_3/LHC

LK0

IO_L03N

_3/LHC

LK1

IO_L04P

_3/LHC

LK2

IO_L04N

_3/LHC

LK3

IO_L05P

_3/LHC

LK4

IO_L05N

_3/LHC

KL5

IO_L06P

_3/LHC

KL6

IO_L01P

_1

IO_L01N

_1

GND

VCCO_3

VCCAUX

IO_L02P

_1

IO_L02N

_1

IO_L07P

_1IO

_L07N_1

GND

IO_L03P

_0/GC

LK6

IO_L02N

_0/GC

LK5

IO_L07N

_2/DIN

/D0

IO_L02P

_0/GC

LK4

VCCINT

GND

VCCO_2

IO_L03N

_0/GC

LK7

IO_L04P

_0/GC

LK8

IO_L04N

_0/GC

LK9

IO_L05P

_0/GC

LK10

IO_L05N

_0/GC

LK11

GND

IO_L03N

_2/D6/G

CLK

13IO

_L03P_2/D

7/GC

LK12

IO_L06P

_2/D2/G

CLK

2

IO_L07N

_0/HS

WA

P

IO_L09N

_2/CC

LKGND

IO_L09P

_2/VS

0IO

_L08N_2/V

S1

VCCO_2

VCCAUX

IP/V

RE

F_2

IO_L07P

_2/M0

IO/M

1

IO/D

5

IO_L02P

_2/DO

UT/B

US

Y

DO

NE

GND

VCCO_1

VCCINTGND

IO_L06N

_2/D1/G

CLK

3

GND

VCCO_1

VCCAUX

IP_L05N

_2/M2/G

CLK

1

IP_L05P

_2/RD

WR

/GC

LK0

IO_L04N

_2/D3/G

CLK

15

IO_L04P

_2/D4/G

CLK

14

TMS

TDO

TCK

IO_L01P

_0IO

_L01N_0

VCCINT

IO

IO_L06P

_0

GND

VCCO_0

IO_L03N

_1/RH

CLK

1

IP/V

RE

F_1

IO_L04P

_1/RH

CLK

2IO

_L04N_1/R

HC

LK3

GND

IP_L05P

_1/RH

CLK

4IP

_L05N_1/R

HC

LK5

IO_L06P

_1/RH

CLK

6IO

_L06N_1/R

HC

LK7

IO_L07P

_0

GND

IO_L06N

_0/VR

EF

_0

VCCAUX

VCCO_0

IO_L02N

_2/MO

SI/C

SI_B

TDI

IO_L08P

_2/VS

2

IO_L01N

_2/INIT_B

IO_L01P

_2/CS

O_B

IO_L03P

_1/RH

CLK

0

IO_L06N

_3/LHC

KL7

TCK

DB

5

DIP

[7..0]

INIT

INIT

CC

LK

PR

OG

TMS

5V0

GN

D

DB

4

VH

-IZH

4

izbira: EEPRO

M,

zap. inicializacija

ZA

S_IZ

H0

DIP

2

DO

NE

DB

5

1V2

GN

D

DB

[4..7]

VH

-IZH

3

TDO

ZA

S_IZ

H0

zaporedna inicializacija

1: TMS

...pin1.................pin22: TD

I.......pin33: TD

O...pin4

4: ............pin55: TC

K....pin6

.................pin76: G

ND

.....pin87: V

ref.....pin9

VH

-IZH

7

3V3

Y1

OS

C50M

Hz

14

8

7

VCC

OU

T

GND

ZA

S_V

H0

TMS

DO

NE

J8CO

N14A

12

34

56

78

910

1112

1314

3V3

VH

-IZH

0

CD

IN

3V3

3V3

DB

7 ZA

S_IZ

H1

RS

Uporabniska

RESET tipka

J7JTAG

2V5

123456789

3V3

DIP

1

TMS

EN

A

R/W

US

B1

VH

-IZH

10

D0

DO

NE

3V3

VH

-IZH

6

VH

-IZH

9

2V5

Generator

urinega signala

5V0

LCD

LCD

DB

6D

B7

EN

A

DB

5D

B4

R/W R

S5V

0

ZA

S_IZ

H2

ZAS_IZH[0..3]

J1CO

N1

1

DB

4

SD

IN

stikala za inicializacijo

2V5

ZA

S_IZ

H1

DIP

7

3V3

D0

C3

47n

VH

-IZH

8

ZA

S_V

H1

2V5

RE

SE

T

DB

6

WR

konektor za tracni JTAG

kabel2 m

m raster

ZAS_VH[0..3]

J4CO

N1

1

J3CO

N1

1

2V5

2V5

TDO

DIP

3

TDI2

CN

1C

N-U

SB

1234

5

TCK

J100

CO

N3

123

UNIVERZA V MARIBORU


DODATEK 51

Shema USB uporabniškega vmesnika

TXE

5V0

R28

27R

RXF

C34

100n

US

B5

US

B0

US

B[7..0]

U10

93C46/56/66

1234

8765

CS

SK

DIN

DO

UT

VC

CN

CN

CG

ND

GN

D

WR

US

B[7..0]

U9

FT245B

M

25242322212019

52843212

29

9

18

17

31

14 15 161210

13

6

30

263

8727

11

D0

D1

D2

D3

D4

D5

D6

RS

TOU

T#

XTOU

T

RE

SE

T#

EE

CS

EE

SK

EE

DA

TA

AGND

GND

D7

GND

TES

T

TXE#

WR

RD

#

RXF

#

PW

RE

N#

VCC-IO

3V3O

UT

AVCC

VCCVCC

US

BD

M

US

BD

P

XTIN

SI/W

U

GN

D

TXE

C38

27p

RD

R31

1k5

C37

27p

US

B_V

CC

US

BD

MU

SB

DP

5V0

R26

470R

5V0

5V0

3V3

R29

10k

US

B4

C36

33nF

RD

C35

100n

R27

27R

Y2

6MH

z X tal

WR

5V0

US

BD

P

US

B3

US

BD

M

C39

100n

3V3

C33

100n

R30

100k

US

B7

3V3

US

B_V

CC

US

B2

RXF

US

B6

R33

10k

3V3

5V0

US

B1

R32

2k2

5V0

UNIVERZA V MARIBORU


DODATEK 52

Shema LCD prikazovalnika

DB

6

DB

7

EN

A

Ra2

100E

R5

10E

DB

5

R8

390E

R10

390E

DB

4

C18

10uF

RS

R9

390E

R6

2k

LCD 16 x 1

U3

LCD

C1C2C3C4C5C6C7C8

C12C11

C16

C9

C15

C13C14

C10

VSSVDDVEE (V0)RSR/WENA (E)DB0DB1

DB5DB4

K

DB2

A

DB6DB7

DB3

R/W

R11

390E

C19

10nF

5V0

UNIVERZA V MARIBORU


DODATEK 53

Shema napajalnika

3V3

R13

330

+C

3110u

R15

330

1V2

5V0

2V5

-+

D1

BR

IDG

E

1

4

3

2

1V2

R14

330

1V2

1V2

U4

31

2V

IN

AD

J

VO

UT

R16

2k2

2V5

R17

560

C32

100n C28

47n

GN

D

TP4

5V01

J10

NA

P_IZ

H

1 2 3 4 5 6

U7

78XX/TO

13

2

VIN

VO

UT

GND

5V0

F1

125mA

GN

D

TP1

1V21

U5

31

2V

IN

AD

J

VO

UT

2V5

2V5

TP2

2V51

C22

47n

SW

2

SW

MA

G-S

PS

T/SM

+C

2010u

+C

231000u

+C

3010

R12

330

5V0

J9CO

N3

1 2 3

C24

100n

C26

47n

U6

31

2V

IN

AD

J

VO

UT

C29

47n

Napajanje zunanjih naprav

3V3

TP3

3V31

+C

2710u

D2

LED

ZE

C25

47n

C21

47n

UNIVERZA V MARIBORU


DODATEK 54

Shema zaščitenih vhodov

LD8

LED

R54

10k

R37

1K

R41

390

LD6

LED

LD5

LED

D10

4.7V D8

4.7V

ZA

S_V

H0

ZA

S_V

H0

R38

390

R36

1K

ZA

S_V

H2

ZA

S_V

H1

R40

390

ZE

NE

R

LD7

LED

ZA

S_V

H3

Zasciteni vhodi

D9

4.7V

ZA

S_V

H3

3V3

ZE

NE

RD

7

4.7V

ZE

NE

R

ZA

S_V

H2

ZE

NE

R

J12

CO

N6

123456

R34

1K

R35

1K

GN

D

ZA

S_V

H1

U11

SN

74LV245A

123

20

45678

1413 1918

9

1715 16

10

1211

DIR

A1

A2

VC

C

A3

A4

A5

A6

A7

B5

B6

OE

/

B1

A8

B2

B4

B3

GN

D

B7

B8

R39

390

UNIVERZA V MARIBORU


DODATEK 55

Shema zaščitenih izhodov

D6

4.7V

R20

390

IZH

0

IZH

2

Zasciteni izhodi

3V3

LD2

LED

ZE

NE

R

IZH

_Z1

IZH

0

R21

1K

J11

CO

N6

123456

R22

390

R1

10k

IZH

_Z2

IZH

1

IZH

3

R24

1K R18

1K

ZE

NE

R

LD1

LED

D3

4.7V

ZE

NE

R

IZH

3

IZH

_Z3

U8

SN

74LV245A

123

20

45678

1413 1918

9

1715 16

10

1211

DIR

A1

A2

VC

C

A3

A4

A5

A6

A7

B5

B6

OE

/

B1

A8

B2

B4

B3

GN

D

B7

B8

ZE

NE

R

LD3

LED

D4

4.7V

IZH

2

R191K

GN

D

IZH

1D

5

4.7V

R25

390

LD4

LED

R23

390

IZH

_Z0

UNIVERZA V MARIBORU


DODATEK 56

Shema DIP stikal

LD10

LED RU

DIP5

DIP2

DIP2

R43

390

DIP4

GND

R47

390

DIP6

R49

390

DIP4

LD11

LED RU

R46

390,

3V3

DIP6

DIP0

LD14

LED RU

DIP1

DIP stikala

LD9

LED RU

DIP7LD16

LED

DIP[7..0]

R42

390

DIP3

DIP stikala

LD12

LED RU

DIP3

DIP5

R48

390

R45

390

SW3

SW DIP-8

12345678

161514131211109

DIP7

DIP0

LD15

LED RU

DIP1

LD13

LED RU

R44

390

UNIVERZA V MARIBORU


DODATEK 57

Shema nezaščitenih vhodov-izhodov

VH_IZH13

GND

VH_IZH9

VH_IZH2

VH_IZH14

VH_IZH3

VH_IZH10

J13

CON18

123456789101112131415161718

VH_IZH4VH_IZH5

VH_IZH11

VH_IZH7VH_IZH6

VH_IZH0

VH_IZH12

VH_IZH15

VH_IZH8

VH_IZH1

VH_IZH[15..0]

UNIVERZA V MARIBORU


DODATEK 58

Načrt tiskanine (zgornja stran)

Načrt tiskanine (spodnja stran)

UNIVERZA V MARIBORU


DODATEK 59

Razporeditev elementov (zgornja stran)

UNIVERZA V MARIBORU


DODATEK 60

Razporeditev elementov (spodnja stran)

UNIVERZA V MARIBORU


DODATEK 61

UNIVERZA V MARIBORU


ŽIVLJENJEPI S 62

Življenjepis

Ime in priimek: Marko Slavič

Rojstni podatki: 6.7.1984, Murska Sobota

Šolanje: 1991 – 1999 Osnovna šola Radenci, Radenci

1999 – 2003 Srednja elektro-računalniška šola Maribor, smer

elektronika

2003 – 2007 Fakulteta za elektrotehniko, računalništvo in

informatiko, Maribor

Naslov študenta:

Marko Slavič

Kapelska cesta 58

9252 Radenci

E-mail: [email protected]

UNIVERZA V MARIBORU


IZJAVA 63

IZJAVA:

Podpisani Marko Slavič izjavljam, da sem diplomsko delo izdal sam. Zavedam se tudi

morebitnih posledic v primeru kršitve izjave.

_________________________