Circ. Logice Combinat

7/31/2019 Circ. Logice Combinat.

1/23

1

Circuite logice combinaionale

1. Generaliti

Un circuit combinaional este un sistem definit prin tripletul S = (X, Y, f),unde:Xspaiu de intrare;Yspaiu de ieire;F:X Y este funcia de intrare ieire, care este o funcie logic.

X1 X2 X3 Xm

Y1 Y2 Yn

Fig. 1.

Circuitul Logic Combinaional (CLC) poate avea una sau mai multe ieiri.Comportarea CLC este independent de timp i este discris cu ajutorul funciilorbooleene, explicitatea lor fcndu-se prin tabele de adevr, expresii algebrice(canonice, elementare, neelementare) sau prin diagrame VeitchKarnaugh.

n cazul general, cnd se folosete forma canonica, este utilizat preferenialf.c.n.d.

Pentru minimizarea cu ajutorul diagramelor V-K este preferat lucrul tot cuf.c.n.d., alegnd suprafeele marcate cu ,,1. Pe lng comoditatea lucrului cuexpresii algebrice care conin sume de produse, exist i o justificare practic: seasigur implementarea unitar a funciilor logice cu ajutorul a dou niveluri de

pori de tip NAND (care, tehnologic, sunt mai avantajoase i mai rspndite),utiliznd relaiile lui De Morgan.

CLC


2/23

2

Exist ns i cazuri n care sunt preferate alte configuraii, care conduc nfinal la soluii mai avantajoase din punct de vedere al numrului de CI sau aldsponibilitii acestora, renunnd la modul unitar de realizare a CLC.

Dac la implementarea a dou sau mai multe expresii logice apar termenicomuni, ei vor fi implementai pentru o singur component, rezultatul fiind preluati de celelalte.

Problema alegerii circuitului logic optim din punct de vedere tehnologic

impune minimizarea funciei logice corespunztoare lui (din punct de vedere al

numrului de variabile, al numrului de termeni sau, pe ansamblu, reducerea

numrului de variabile i de termeni).Blocurile logice combinaionale pot ndeplini funcii de prelucrare, transfer

condiionat sau interonectare ntre alte blocuri logice.Studiul CLC impune:

probleme deproiectare, care constau n alegerea optim din punct de

vedere tehnologic a unor pori logice, n vederea realizrii unei scheme logicecomplexe, a cror funcie logic se cunoate;probleme legate de ,,citirea unei scheme logice, atunci cnd se cunosc

intrrile i porile logice care o compun;probleme legate de evitarea hazardului combinaional, care este un

fenomen datorat ntrzierilor care apar la propagarea informaiei prin CLC. El estecaracterizat printr-un proces tranzitoriu, n cadrul cruia ieirile iau valoriintermediare, diferite de cea final.

Pentru evitarea hazardului combinaional se pot utiliza circuite deuniformizare a ntrzierilor pe toate canalele depropagare a informaiei sau se

poate utiliza o memorie tampon care s preia informaia de la ieirea CLC, numaidup stabilirea variabilelor de ieire.

2. Pori logice integratePorile logice integrate sunt circuite ingrate care au o singur ieire i care

realizeaz funciile logice de baz.n contiuare, vor fi stabilite cteva convenii care vor fi utilizate n studiul

circuitelor integrate digitale.

Notm cu Iimput (ieire)Ooutput (ieire)

Lucrnd n logica pozitiv, n care atribuim zero logic celui mai sczut nivelde tensiune i unu logic celui mai ridicat nivel de tensiune, consideram:

LLOW LEVEL (,,0)HHIGH LEVEL (,,1)VOHnivelul de tensiune de ieire n starea ,,1 (SUS)


3/23

3

VOLnivelul de tensiune de ieire n starea ,,0 (JOS)VIH nivelul de tensiune de intrare n starea ,,1 (SUS)

VILnivelul de tensiune de intrare n starea ,,0 (JOS)

2.1. Parametrii principali ai porilor logice

Curenii i tensiunile de intrare i de ieire corespunztoare celor doua

niveluri L i HAceste valori trebuie s asigure compatibilitatea ntre circuite (ieirea unei

pori s fie recunoscut de intrarea urmtoarei pori, care trebuie comandat).Att variaiile produse de toleranele componentelor realizate practic, ct i

cele datorate distorsiunilor i zgomotului fac ca situaia ideal a dou niveluri unicede tensiune, corespunztoare celor dou valori logice, s fie imposibil de obinut

practic. Pentru a se putea distruge ntre cele dou stri, trebuie prevzut o regiuneintermediar, interzis valorilor posibile ale tensiunii, iar informaia va fireprezentat practic prin domenii sau benzi de tensiune.

FANOUT; FANINDe obicei, o poart logic trebuie s comande un numr de alte pori.

FANIN se definete ca numrul maxim de ieire ce pot fi conectate nparalel la o intrare.

FANOUT se definete ca numrul maxim de intrri ce pot fi conectatela o ieire.

FAN

OUT =I0/I

1

Zgomotele ntrziate n sistemele logice pot fi:zgomote externe (induse n sistem de mediul nconjurtor);zgomote n linia de alimentare (cuplate prin distribuirea n sistemul logic a

alimentrii n curent continuu i/sau curent alternativ);zgomote n linia de mas (induse n linia de mas din cauza buclelor de mas

realizate necorespunztor);zgomot de diafonie (sunt induse n liniile de semnal de ctre liniile de semnal

adiacente)zgomot de la liniile de transmisie neadaptate, care determin apariia reflexiilor

(reflexii n liniile de transmisie).Zgomotul este foarte greu de analizat. El este, de cele mai multe or, o

combinaie aleatoare a mai multor tipuri dintre zgomotele menionate. Imunitatea lazgomot a unei familii de circuite integrate este n strns legtur cu frecvenamaxim de lucru. Micorarea timpului de rspuns al logicii determin micorareaimunitii la zgomot.

Timpul de propagare prin poart


4/23

4

Trecerea dintr-o stare n cealalt a unei pori necesit un anumit timp carereprezint un timp de ntrziere la propagare (definit ca timpul necesitat de un digitbinar pentru a fi propagat de la intrare la ieire).

td

td

Fig. 2. Timpul de propagare tdal unei pori logice

Disipaia de putere pe poart (Pd)

Prin aceasta se nelege, de regul, puterea necesar operaiilor dispozitivului logic.Cu ct crete complexitateaCI, disiparea de putere pe poart trebuie s scad (ndirect legtur cu cantitatea de cldur ce poate fi disipat n jonciuneasemiconductorului).

Pd este definit ca fiind puterea absorbit de la sursa de alimentare de opoart, la un factor de umplere de 50% i o frecven suficient de joas.

Tensiunea de alimentare

Circuitele CMOS se pot alimenta cu tensiuni VDD avnd valori ntre 3V si15V, n cazul tipurilor E i F i ntre 3V i 18V, n cazul tipurilor G i H.

Comparativ, circuitele TTL standard accept numai tensiuni de alimentaresituate ntre minimum 4,75V i maximum 5,25V. (Valorile de tenisune se msoarfa de mas, dac nu este altfel specificat).


5/23

5

2.2. Poarta I (AND)Ieirea porii I (AND) rmne n starea definit ,,1 atunci i numai atunci

cnd toate intrrile sale sunt n starea definit ,,1. Poarta realizeaz funcia logicI. Semnalele de intrare pot fi: tensiune ridicat sau tensiune sczut, puls sau lipspuls, reprezentnd cifrele binare UNU , sau ZERO.

Considernd trei variabile de intrare A, B, C, se reprezintsimbolul, funciaboolean, circuitul echivalent i tabelul de adevr pentru o poart I (AND).

A B C f0 0 0 00 0 1 00 1 0 0

0 1 1 01 0 0 01 0 1 01 1 0 01 1 1 1

Fig. 3. Simbolul, circuitul echivalent i tabelul de adevr al uneipori I cu trei intrri

2.3. Poarta ,,SAU(OR)Ieirea porii SAU (OR) rmne n starea definit ca ,,1 dac una sau mai

multe intrri sunt in starea definit ca ,,1. Poarta realizeaz funcia logic SAU.Semnalele de intrare pot fi: tensiune ridicat sau tensiune sczut, puls sau lipspuls, reprezentnd cifrele binare UNU, sau ZERO.

Considernd trei variabile de intrare A, B, C, se reprezintsimbolul, funciaboolean, circuitul echivalent i tabelul de adevr pentru o poart SAU (OR).

ABC

f=ABCA B C f


6/23

6

A B C f0 0 0 0

0 0 1 10 1 0 10 1 1 11 0 0 11 0 1 11 1 0 11 1 1 1

Fig. 4. Simbolul, circuitul echivalent i tabelul de adevr al uneipori SAU cu trei intrri

2.4. Poarta ,,NU (NOT) - inversor

Ieirea porii va fi n starea ,,0 atunci i numai atunci cnd intrarea este

definit ca ,,1. Acestcircuit inverseaz pur i simplu nivelurile de tensiune.Semnalele de intrare pot fi: tensiune ridicat sau tensiune sczut, puls sau lipspuls, reprezentnd cifrele binare UNU, sau ZERO.

A f

0 1

1 0

Fig. 5. Simbolul i tabelul de adevrpentru poarta NU

f=A+B+CABC

B

A

C

f

A f = A


7/23

7

2.5. Poarta ,,I-NU (NAND)

Ieirea porii I-NU (NAND) rmne n starea definit ca ,,0 atunci inumai atunci cnd toate intrrile sunt n starea definit ca ,,1. Poarta realizeazfuncia logic I-NU. Semnalele de intrare pot fi: tensiune ridicat sau tensiunesczut, puls sau lips puls, reprezentnd biii UNU sau ZERO.

Considernd trei variabile de intrare A, B, C, sse reprezintsimbolul, funciaboolean, circuitul echivalent i tabelul de adevr pentru o poart I (AND).

A B C f0 0 0 10 0 1 10 1 0 1

0 1 1 11 0 0 11 0 1 11 1 0 11 1 1 0

Fig. 6. Simbolul, circuitul echivalent i tabelul de adevr al uneipori I-NU cu trei intrri

2.6. Poarta ,,SAU-NU (NOR)

Ieirea porii SAU-NU (NOR) rmne n starea definit ,,1 atunci cnd niciuna dintre intrrile sale nu este n starea definit ca ,,1 (toate intrrile sunt n stareadefinit ca ,,0). Poarta realizeaz funcia logica SAU-NU. Semnalele de intrare potfi: tensiune ridicat sau tensiune sczut, puls sau lips puls, reprezentnd biiriUNU sau ZERO.

Funcionarea acestei pori este identic cu a unui circuit format dincomutatoare conectate n paralel pe o sarcin (bec). Pentru ca becul s funcioneze,este necesar ca toate comutatoarele s fie deschise.

Considernd trei variabile de intrare A, B, C, se reprezintsimbolul, funiaboolean, circuitul echivalent i tabelul de adevr pentru o poart SAU-NU (NOR).

ABC

f=A BC

A B C

f


8/23

8

A B C f

0 0 0 10 0 1 00 1 0 00 1 1 01 0 0 01 0 1 01 1 0 01 1 1 0

Fig. 7. Simbolul, circuitul echivalent i tabelul de adevr al uneipori SAU-NU cu trei intrri

2.7. Poarta neinversoare

Poarta neinversoare realizeaz funcia logic identitate (variabila de ieireeste identic cu cea de la intrare).

A f0 01 1

Fig. 8. Simbolul i tabelul de adevr asociatporii neinversoare

Poarta neinversoare poate fi utilizat ca element de temporizare.Elementul de temporizare (DELAY) este acel element n care fiecare intrare

cauzeaz o tranziie ntrziat n timp la ieire. Elementele de ntrziere suntutilizate n cazurile n care un semnal trebuie reinut un timp (de exemplu, pentru aevita hazardul combinaional).

f=A BCABC

C

B

A

f


9/23

9

2.8. Poarta ,,SAU-EXCLUSIV (XOR)

Ieirea porii SAU-EXCLUSIV va fi n starea definit ca ,,1 logic atunci inumai atunci cnd o singur intrare este n starea definit ca ,,1 logic.

Simbolul porii SAU-EXCLUSIV i tabelul de adevar sunt cele din figura 9.

A B f

0 0 0

0 1 1

1 0 1

1 1 0

Fig. 9. Simbolul i tabelul de adevr asociat porii SAU-EXCLUSIV

Analiznd tabelul de adevr asociat, i citind expresia funciei (f.c.n.d.),aceast poart poate fi privit i ca o combinaie de pori I i SAU:f=A B=AB+AB

AB

f= A B


10/23

10

3. Alte CLC3.1 Decodificatoare

Pentru anumite aplicaii, este necesar s se implementeze CLC care, pentrudiferite combinaii ale variabilelor de la intrare, s furnizeze la ieire o funcie f cuvaloarea ,,1. n cazul cnd la ieire exist mai multe componente, se impune ca

pentru o anumit combinaie a variabilelor de la intrare, o ieire i numai una s fieactiv.

Este evident c, pentru acest scop, sevor utiliza la ieire pori Icu intrricorespunztoare combinaiilor (disjunctive) ale variabilelor de la intrare.

Circuitul va furniza la ieire toi termenii canonici de tip produs.Un astfel de circuit s numete DEODIFICATOR (DCD).

3.1.1. Decodificator BINAR/ZECIMAL

Fiecare ieire din decodificator va fi privit ca o funcie logic cu un singurtermen canonic.Circuitul are patru intrari pe care se aplic diferite combinaii binare care auechivalentul zecimal cuprins ntre 0 i 9.De asemenea circuitul are 10 iesiri ce corespund cifrelor zecimale (de la 0 la 9) Cei

patru bii aplicai la intrrile A, B, C, D trebuie s duc la activarea uneia dinieirile (0-9) ale decodificatorului.

Fiecrei combinaii de ,,0 i ,,1, din cuvntul de intrare, i corespunde un,,1 pe o singur ieire, celelalte fiind n ,,0.Funcionarea circuitului este consemnata n tabelul de adevr din figura 101. Pentru cele patru variabile de intrare A, B, C, D sunt posibile 10 combinaii. dincele 16 combinaii, anume cele corespunztoareexprimrii n binar a valorilor de la0 la 9. Combinaiile corespunztoare exprimrii n binar a valorilor de la 10 la 15reprezint stri interzise.2. n aplicaiile actuale decodificatoarele se realizeaz sub forma integreat (pescara medie) i se folosesc ntre altele, la identificarea unui cod de intrare prinactivarea unei singure linii de ieire, corespunztoare codului respectiv.

3. n mod normal, la ieiri se folosesc pori NAND, astfel nct vor fi inversate (fade tabelul de adevr).

Astfel de situaii se ntlnesc frecvent n sistemele numeric i n aceastsituaie se spune c ieirile sunt ,,active n 0. Structura decodificatorului

binar/zecimal (corespunztoare tabelului 10)e data in figura 11.


11/23

11

Numrzecimal

INTRRI IEIRI

2 2 2 20 1 2 3 4 5 6 7 8 9A B C D

0 0 0 0 0 1 0 0 0 0 0 0 0 0 01 0 0 0 1 0 1 0 0 0 0 0 0 0 0

2 0 0 1 0 0 0 1 0 0 0 0 0 0 0

3 0 0 1 1 0 0 0 1 0 0 0 0 0 0

4 0 1 0 0 0 0 0 0 1 0 0 0 0 0

5 0 1 0 1 0 0 0 0 0 1 0 0 0 0

6 0 1 1 0 0 0 0 0 0 0 1 0 0 0

7 0 1 1 1 0 0 0 0 0 0 0 1 0 0

8 1 0 0 0 0 0 0 0 0 0 0 0 1 0

9 1 0 0 1 0 0 0 0 0 0 0 0 0 1

Fig.10.


12/23


13/23

13

AB

C

D

Fig.11 Decodificator binar/zecimal

-


14/23

14

3.2. Convertor BINAR/ZECIMAL/7 SEGMENTE

Este utilizat cnd cifrele zecimale, n vederea afirii sunt realizate dinsegmente. Se face astfel trecerea de la cuvintele binare ale intrrii (A, B, C, D) lacuvintele de ieire care s comande segmentele a, b, c, d, e, f, g, sintetizeaztoate cifrele ntre 0 i 9 (fig. 12.)

Numrzecimal

2 2 2 2a b c d e f gA B C D

0 0 0 0 0 1 1 1 1 1 1 1

1 0 0 0 1 0 1 1 0 0 0 0

2 0 0 1 0 1 1 0 1 1 0 1

3 0 0 1 1 1 1 1 1 0 0 1

4 0 1 0 0 0 1 1 0 0 1 1

5 0 1 0 1 1 0 1 1 0 1 1

6 0 1 1 0 0 0 1 1 1 1 1

7 0 1 1 1 1 1 1 0 0 0 08 1 0 0 0 1 1 1 1 1 1 1

9 1 0 0 1 1 1 1 1 0 1 1

Fig. 12.

fg

e

d

a


15/23

15

3.3. Demultiplexoare

n multe aplicaii este util ca funcionarea circuitului decodificator s poatfi permis sau inhibat printr-o intrare suplimentar ,,ENABLE (a permite) -intrare de validare. Funcia de validare se poate obine introducnd cte o intraresuplimentar la porile decodificatorului. Circuitul obinut se numetedemultiplexor (DMUX).

X0

X1E (activ n zero) = intrare

de dateX0Xm= intrri de adres

Xm Y0Yn= ieiri active n zero

Yc YI Yn

Fig. 13.

Cnd intrarea E este activ, circuitul funcioneaz ca un decodificatorobinuit.

Cnd Eeste inhibat, toate ieirile sunt dezactivate.Deoarece decodificatorul i demultiplexorul semnaleaz la ieire termeni

canonici disjunctivi, aceste circuite pot fi utilizate pentru implementarea directa CLC, fr a mai apela la minimizare.

De asemenea, astfel de circuite (DCD i DMUX) permit rezolvarea

comoda seleciei ntr-un sistem numeric complex.DMUX reprezint un fel de ,,comutator logic, care permite cuplarea

intrrii de date cu oricare dintre liniile de ieire, selectabil prin cele (m+1)liniide adres

DMUX

E


16/23

16

.3.4. Codificatoare

Codificatorulreprezint un CLC care furnizeaz la ieire un cuvnt binarde n bii, atunci cnd numai una dintre cele m intrri ale sale este activat. Unexemplu l constituie codificatorul zecimal-binar la a crui intrare se aplicdatele n sistem zecimal (m=10), iar la ieire apar datele codificate n binar(n=4). Numr cuvintele generale la ieirea codificatorului este egal cu numrulintrrilor (sau liniilor de cuvnt de la ieire).

Transformarea unui numr zecimal n codul BCD este oferit n figura 14.

I

2 2 2 2

A B C D

0(I0) 0 0 0 01(I1) 0 0 0 12(I2) 0 0 1 03(I3) 0 0 1 14(I4) 0 1 0 05(I5) 0 1 0 16(I6) 0 1 1 07(I7) 0 1 1 18(I8) 1 0 0 09(I9) 1 0 0 1

Fig.14

Notm cu i0, i1,i9intrrile n codificator i cu A, B, C, D ieirile.Fiecare ieire va fi activat (n ,,1 logic) pentru urmtoarele combinaii

(deduse din tabelul din ficura 13.):

Aeste ,,1 pentru i8 = 1 sau i9 = 1deci A = i8+i9Beste ,,1 pentru i4 = 1 sau i5 = 1 sau i6 =1 sau i7 = 1deci B = i4+i5+i6+i7

I0 I1 I2 I3 I4 I5 I6 I7 I8 I


17/23

17

Ceste ,,1 pentru i2 = 1 sau i3 = 1 sau i5 = 1 sau i7 = 1deci C = i2+i3+i5+i7Deste ,,1 pentru i1 = 1 sau i3 = 1 sau i5 = 1 sau i7 = 1 sau i9 = 1deci D = i1+i3+i5+i7+i9

Schema logic ce rezult este reprezentat n figura 14.

3.5. Multiplexoare

Multiplexorul este un circuit care pemite transmiterea datelor de la unadintre cele m intrri la o cale de ieire unic.

Selecia cii de intrare se face printr-un cuvnt binar de n bii care estelegat de numrul m al intrrilor prin relaia m=2n.

an-1 an-2 a0

X0

X1

Xm-1

Fig.15.

Ponind de la circuitul demultiplexor, se poate cupla la fiecare ieire a acestuiaintrarea unui circuit SAU, condiionat de cte o poart SI (fig. 16).

Cod selecie

IE IRE DATE

MUX


18/23

18

X0 X1 Xm-1

E

Se obsev c la ieirea general se poate selecta pe rnd cte un termen de laieirile DMUX, activnd pe rnd intrrile de condiie a1 (I=0,1,2,2 n -1)de la

porile I.Cum ieirile de la DMUX sunt de obicei negate (se utilizeaz pori

NAND), nainte de a se introduce n porile i (AND) premergtoare circuitului

SAU, aceste ieiri se vor nega prin inversoare.

a -a a

f

DMUX

Fig. 16.


19/23

19

4. Extinderea multiplexrii si demultiplexriiVolumul mare al DCD si DMUX necesare la un numar ridicat de blocuri

selectabile independent se mai poate evita si prin metoda adresriimatriciale,folosita in special la blocurile integrate de memorie din sistemeledigitale. Pentru aceasta,celulele elementare de memorie se aranjeazmatricial,fiecare aflndu-se la intersecia unei linii si coloane generate de DCDdiferite.Selecia are loc printr-o poarta SI daca simultan linia si coloanarespectiv sunt active. Rezult c folosind dou decodificatoare cu cte n intrarivom putea avea in total 2 n intrari de adresa cu 2 2n cellule adresabileindependent.De exemplu,o memorie de 1024 de locatii ar necesita un DCD cu1024 de porti cu cate log21024=1o intrari fiecare.Folosind adresarea matricialase folosesc doua decodificatoare cu cate 1024=32 iesiri si deci in total 64 de

porti cu cate log232=5 intrari fiecare.(Fig.17)

Fig.17


20/23

20

O problema destul de frecventa in sisteme numerice peste un anumit grad decomplexitate o constituie numarul mare de iesiri demultiplexate necesar si caretotusi limitat din considerente tehnologice.

In aceste cazuri se procedeaza in extinderea demultiplexarii,prin care se potcupla in parallel mai multe demultiplexoare.Astfel,pentru(n+m)linii de adresa arfi posibile 2 n-m iesiri.Sa presupunem insa ca se dispune pe DMUX de n linii deadresa cu care se obtin 2 n

Iesiri.Pentru solutionarea problemei selectiei a 2 n -m iesiri vor trebui puse inparalel 2 n +m /2 n =2 m astfel de DMUX .Evident ele vor fi selectate cu ajutorul unui DMUX cu m intrri de adres.(Fig

18)

Fig18

Acest procedeu a fost defa folosit la extinderea adresrii cptand aici uncaracter de generalitate.Analog dac i m este prea mare, DMUX de m ci se

poate obine din mai multe DMUX mai mici validate de alt DMUX,obinndu-seo schem arborescent.


21/23

21

n alte situaii extinderea demultiplicarii se rezolv foarte simplu dac sedispune de mai multe intrari ENABLE, sau dac numrul de DMUX necesareeste mai mic.De exemplu dublarea numrului de ci folosind dou DMUX se poate face ca

in figura 19

Fig:19Se observ c primul nivel de demultiplexare s-a redus la un simpluinversor(DMUX cu dou iesiri).

De asemenea,cnd se dispune de intrri de validare complementare ,se poateextinde si mai mult demultiplexarea pe un singur nivel.Astfel,circuitul prezentat

anterior,74138 poate fi folosit ca in figura 20


22/23

22

Fig:20

Operatia inversa,de reducere a demultiplexarii,presupune inactivarea intrarilorde adresa nefolosite,icepand de la cea mai putin semnificativa.Este foarteimportant de retinut ca aceasta inactivare se face prin punerea acestora lamasa.De exemplu,pentru un DCD de trei biti care genereaza termenii canonici

P0P7 folosirea sa ca DCD cu doi biti presupune punerea la masa (in o logic)aintrarii de adresa celei mai semnificative in care caz se folosesc iesirile P0P3corespunzatoare codurilor 000011.Daca aceasta intrare este lasata in gol (in 1logic) sunt activate iesirile P4P7 corespunzatoare codurilor 100111.

Majoritatea MUX integrate dispun de o intrare suplimentara de validare,Esau care poate fi folosita la extinderea multiplexarii.De asemenea se pot folosischeme cu doua sau mai multe nivele.

In primul caz se va face demultiplexarea la intrare ,iar in al doileamultiplexarea la iesire.

De exemplu,pentru extinderea multiplexarii de la patru cai la 16 cai se potfolosi schemele din figura 21 a si b.


23/23

23

Fig21

In cazul dublrii numrului de ci, DMUX se reduce la un simplu inversor(prima variant), sau MUX se reduce la un circuit SI-SAU(a doua variant).

Documents

Circ. Logice Combinat