CID Bibliografie

  • View
    243

  • Download
    0

Embed Size (px)

Text of CID Bibliografie

CAPITOLUL 6 APLICAII ALE CIRCUITELOR INTEGRATE DIGITALE 6.1 Aplicaii cu circuite logice combinaionale 6.1.1 Sumatoare binare Circuitele de nsumare binar se pot realiza cu semisumatoare (notate 1/2 S), care au dou intrri A i B, corespunztoare numerelor binare de adunat i ieirile formate din bitul sum S i bitul de transport T (A i B sunt numere binare cu un singur rang). n figura 6.1.1 (a) este reprezentat schema logic a unui semisumator format, de exemplu dintr-unul din cele patru circuite cc funcia SUM MODULO 2 ( ) coninute de circuitul integrat din seria TTL tip CDB 486 (SN 7486) i o poart logic I, care aparine circuitului integrat CDB 408 (SN 7408). Din seria CMOS se pot utiliza MMC 4030/4070 ( ) respectiv MMC 4019 (I). 1/4 CDB 486 A B S=AB= = AB+ AB Intrri A B 0 0 0 1 1 0 1 1 Suma AB 0+0 0+1 1+0 1+1 Ieiri S T 0 0 1 0 1 0 0 1 A B

1/2 S

T=AB 1/4 CDB 408

T S (c) Simbol

(a) Schema logic (b) Tabel de adevr Figura 6.1.1: Semisumatorul logic 1/2 S

Tabelul de adevr sau de funcionare este dat n figura 6.1.1(b), iar simbolul unui semisumator n figura 6.1.1(c). Practic, operaia de adunare a dou numere binare Ai i Bi (cu cte un rang) se efectueaz cu sumatoare complete (SC), fiecare sumator fiind format din dou semisumatoare, notate 1/2 S1 respectiv 1/2 S2 i o poart logic SAU (figura 6.1.2(a)). Din tabelul de adevr (figura 6.1.2(b)) reiese c un sumator complet pentru un rang are trei intrri: intrrile de date Ai i Bi i bitul de transport de la etajul anterior Ti, precum i dou ieiri: Si (suma corect) i Ti+1 (bitul real de transport). Funcionarea sumatorului poate fi descris n trei etape: Intrri Ai 0 0 1 1 0 0 1 1 Ieiri Si Ti+1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1

Ai Bi Ti

A1 B1

S1 T1

S i

A2 B2 SC

S2 T2 Ti 1 SAU + Ti+1

Si

1/2 S1

1/2 S2

Ti+1

Ti 0 0 0 0 1 1 1 1

Bi 0 1 0 1 0 1 0 1

(a) Conectarea a dou semisumatoare (b) Tabel de adevr Figura 6.1.2: Sumator complet SC pentru adunarea numerelor binare 85

- se adun Ai cu Bi, obinndu-se rezultatele intermediare S i (sum) i Ti 1 (transport). + - se adun S i cu Ti, n urma creia rezult suma corect Si i bitul intermediar de trans port Ti 1 . + - se adun cei doi bii intermediar de transport, Ti 1 i Ti 1 , astfel c la ieirea porii + + logi-ce se obine bitul real de transport Ti+1. Pentru adunarea numerelor binare cu mai multe ranguri, se nseriaz un numr de sumatoare complete, egal cu numrul rangurilor. n figura 6.1.3 este prezentat un sumator paralel pentru numere binare cu cte opt ranguri, care se noteaz A7 : 0 i B7 : 0.

A7 B7La ieirile sumatoarelor se obine suma: S7 + S6 + S5 + S4 + S3 + S2 + S1 + S0 i transportul T8. Practic, acest sumator se poate construi de exemplu cu dou circuite integrate tip CDB 483 (SN 7483), care reprezint sumatoare complete pe 4 bii (ranguri). Prin completarea schemei sumatorului cu circuite logice suplimentare, asupra operanzilor binari se pot efectua i alte operaii aritmetice i logice. Selecia operaiilor se realizeaz cu ajutorul semnalelor de comand. Un astfel de circuit complet st la baza UAL (Unitatea Aritmetic Logic). 6.1.2 Codificatoare Un codificator transform un caracter uzual (liter, cifr, semn de punctuaie sau semn algebric) n cuvnt binar. n figura 6.1.4(a) este dat un codificator de adres CA, care are 7 intrri (A6, , A0) i 3 ieiri: f2, f1, f0. Funcionare. Dac o intrare Ai, 0 i 6, se gsete n starea logic 1, iar celelalte intrri sunt n starea 0, atunci ieirile furnizeaz codul binar al numrului zecimal i. De exem-

T8

SC786

T

A6

plu, dac este necesar codificarea cifrei zecimale 1, reprezentat n baza 10 prin 1 (10), la intrrile circuitului ajunge combinaia A6 A5 A4 A3 A2 A1 A0 = 0 0 0 0 0 0 1, astfel c la ieiri va apare combinaia f2 f1 f0 = 0 0 1 etc. vezi tabelul de adevr din figura 6.1.4(b). Pentru a implementa un asemenea codificacator cu pori logice, din tabelul de adevr se observ mai nti c dac una din intrrile A6, A5, A4 sau A3 este n starea 1, atunci i ieirea f2 = 1. De asemenea, dac A6 A5 A4 A3 = 0 0 0 0 atunci i f2 = 0. Rezult c pentru implementarea funciei f2 se poate utiliza o poart logic SAU cu 4 intrri A6, A5, A4, A3 (figura 6.1.5). n mod analog se introduce poarta logic SAU cu intrrile A6, A5, A2, A1 i ieirea f1, precum i poarta logic SAU cu intrrile A6, A4, A2, A0 i ieirea f0. Din examinarea tabelului de adevr din figura 6.1.4(b) se constat c sunt nscrise numai 7 combinaii ale intrrilor, din cele 27 = 128 combinaii posibile. Aceast observaie arat de fapt i dezavantajul codificatorului: nu se poate aduce niciodat simultan pe dou sau mai multe intrri nivelul logic 1. n caz contrar ieirea f2 f1 f0 ar avea o combinaie neconform cu tabelul de adevr. De exemplu, dac A6 A5 A4 A3 A2 A1 A0 = 0 0 0 0 0 1 1 atunci, pe baza schemei din figura 6.1.5, ar rezulta f2 f1 f0 = 0 1 1. Aceast combinaie a ieirii ar corespunde (conform tabelului) unui cuvnt binar la intrare de forma A6 A5 A4 A3 A2 A1 A0 = 0 0 0 0 1 0 0. Dar, intrarea A2 nici nu a fost mcar activat (adic trecut pe nivelul logic 1), aceast stare fiind prezent numai la intrrile A1 i A0. Dezavantajul menionat mai sus se poate elimina atunci cnd se utilizeaz un codificator prioritar. Astfel, se consider c o intrare Aj are o prioritate mai mare dect intrarea Ak dac j > k. n acest caz intrarea A6 are cea mai mare prioritate iar A0 cea mai mic. Revenind la combinaia A6 A5 A4 A3 A2 A1 A0 = 0 0 0 0 0 1 1 analizat anterior, acum va fi luat n consideraie starea A6 A5 A4 A3 A2 A1 A0 = 0 0 0 0 0 1 0 deoarece A1 > A0, astfel c la ieiri va aprea starea corect f2 f1 f0 = 0 1 0. Codificatorul din figura 6.1.5 se poate realiza cu porile SAU din circuitul MMC 4072. 6.1.3 Decodificatoare Decodificatorul este un circuit logic care transform o informaie dintr-un anumit cod n alt cod recunoscut de receptor. Se vor analiza decodificatoare care efectueaz convertirea din cod binar n cod zecimal (DBZ), decodificatoare pentru trecerea din zecimal codat binar (BCD Binary Coded Decimal vezi i 6.1.3.2) n cod zecimal (DBCDZ) i decodificatoare care transform codul BCD n cod 7 segmente (DBCD7). 6.1.3.1 Decodificatoare din cod binar n cod zecimal A) Reprezentarea decodificatoarelor din cod binar n cod zecimal Aceste decodificatoare dispun de n intrri de selecie (In1, In2, , I1, I0) i 2n ieiri fi (i = 2n1, 2n2, , 21, 20). Intrarea In1 reprezint cea mai semnificativ intrare de selecie. Modul cum se realizeaz decodificarea este ilustrat n figura 6.1.6. Tabelul de adevr din figura 6.1.6(b) este reprezentat pentru n = 3. n cazul general, dac numrul binar (In1, In2, , I1, I0)2 este egal cu numrul zecimal (k)10 (0 k 2n1), atunci ieirea fk = 1 (este activat), iar restul ieirilor este n starea 0 (ieiri inactive). Se spune c decodificatorul binarzecimal (DBZ) este activ pe nivelul logic 1, 87

A6 A5

f 2n 1

deoarece ieirea este n 1 corespunztoare combinaiei de la intrare pe care o decodific. De exemplu, dac decodificatorul are dou intrri de selecie, I1 cea mai semnificativ i I0, atunci ieirile fi sunt n numr de 22 = 4, notate f3 f2 f1 f0. Secvenele de funcionare sunt: - dac I1 I0 = 0 0 atunci f3 f2 f1 f0 = 0 0 0 1, deoarece (00)2 = (0)10 - dac I1 I0 = 0 1 atunci f3 f2 f1 f0 = 0 0 1 0, deoarece (01)2 = (1)10 - dac I1 I0 = 1 0 atunci f3 f2 f1 f0 = 0 1 0 0, deoarece (10)2 = (2)10 - dac I1 I0 = 1 1 atunci f3 f2 f1 f0 = 1 0 0 0, deoarece (11)2 = (3)10. Observaie. Decodificatorul realizeaz funcia invers funciei pe care o elaboreaz codificatorul de adres. Decodificatorul binarzecimal (DBZ) din figura 6.1.7 este activ pe nivel logic 0, adic ieirea care decodific combinaia corespunztoare aplicat intrrilor de selecie trece (se ac-tiveaz) n starea 0 cnd se produce operaia de decodificare, restul ieilor fiind pe nivel 1. De exemplu, dac decodificatorul are dou intrri de selecie (I1 i I0) respectiv ieirile f3 f2 f1 f0 atunci rezult urmtoarele secvene de funcionare: - dac I1 I0 = 0 0 atunci f3 f2 f1 f0 = 1 1 1 0, deoarece (00)2 = (0)10 - dac I1 I0 = 0 1 atunci f3 f2 f1 f0 = 1 1 0 1, deoarece (01)2 = (1)10 - dac I1 I0 = 1 0 atunci f3 f2 f1 f0 = 1 0 1 1, deoarece (10)2 = (2)10

In1 In2

f 2n 1

f7

f6

f5

f4

f3

f2

f1

DB Intrf0

In1 In2

f1 f0

sel I288

I1

0 0

- dac I1 I0 = 1 1 atunci f3 f2 f1 f0 = 0 1 1 1, deoarece (11)2 = (3)10. Decodificatorul cu n intrri de selecie i 2n ieiri se mai numete i decodificator 1 din 2n, deoarece se activeaz numai o singur ieire care depinde de nivelele logice aplicate la intrrile de selecie. B) Proiectarea cu pori logice a decodificatoarelor binarzecimal Implementarea porilor logice pentru realizarea decodificatorului const n parcurgerea etapelor corespunztoare sintezei circuitelor logice combinaionale atunci cnd se cunosc strile intrrilor i ieirilor (3.1.2). Exemplul 6.1.1. S se sintetizeze cu pori logice un decodificator binarzecimal activ pe nivel logic 0 i care are trei intrri de selecie (I2, I1, I0). R 6.1.1. Schemabloc este analog cu cea prezentat n figura 6.7(a), cu meniunea c intrrile de selecie sunt I2, I1 i I0, iar ieirile se noteaz cu f7, f6, f5, f4 f3, f2, f1 i f0. Aceste notaii se regsesc i n tabelul de adevr din figura 6.1.7(b) al noului decodificator . Se construiesc diagramele Karnaugh corespunztoare celor opt ieiri (figura 6.1.8(a)).

I2

I0

I2 I1I1 I0

00I2 I1

01I0

11 1 0

10f0

I2

0 1

I1

I0

1 1

I2

I1

1 1I0 I0

1 1f2 f3 f4 f5 f6

f1

I2

I1

I0

f7 =00 1 f6 = I 2 + I 1 + I0; 1

I2

+I1 I1

+11

I2

I0

I2 I1I1I0

I2

01I0

10

f7

n urma efecturii minimizrii funciilor logice de ieire se obin expresiile:

(6.1.1)