Hoja de datos de familes del procesador Intel(R) Core(TM) de 10a generación, Vol.1Número del Documento: 341077-001
10a generación de familias de procesadores Intel® Core™ Ficha técnica, Volumen 1 de 2
Compatible con la 10a generación de la familia de procesadores Intel® Core™, procesadores Intel® Pentium®, procesadores Intel® Celeron® para plataformas U/Y, anteriormente conocidos como Ice Lake.
Agosto de 2019
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3 Ficha técnica, Volumen 1 de 2
Contenido
1.4.4.1 Tecnologías de ahorro de energía de memoria...............................15 1.4.4.2 Tecnologías de ahorro de energía de la pantalla.............................15 1.4.4.3 Tecnologías de ahorro de energía de Núcleo de gráficos..................15
1.5 Soporte de gestión térmica .................................................................................15 1.6 Capacidad de prueba del procesador ....................................................................16 1.7 Soporte de sistemas operativos ...........................................................................16 1.8 Terminología y Marcas Especiales.........................................................................16
2.2.1 Tecnología de virtualización Intel® (Intel® VT) para Intel® 64 y la arquitectura Intel® (Intel® VT-X) ..............................................................................22
2.2.2 Tecnología de virtualización Intel® (Intel® VT) para E/S dirigida (Intel® VT-d).........................................................................................23
2.2.3 Tecnología de virtualización Intel® APIC (Intel® APICv) ..............................26 2.3 Tecnologías de seguridad....................................................................................28
2.3.1 Intel® Trusted Execution Technology ........................................................28 2.3.2 Intel® Advanced Encryption Standard Nuevas instrucciones (Intel® AES-NI)..29 2.3.3 PCLMULQDQ (Realizar carga menos multiplicación quad palabra) Instrucción ..29 2.3.4 Llave segura Intel® ................................................................................30 2.3.5 Bit de desactivación de ejecución ..............................................................30 2.3.6 Tecnología Boot Guard ............................................................................30 2.3.7 Protección de acceso en modo supervisor Intel® (SMAP) .............................31 2.3.8 Protección de acceso en modo supervisor Intel® (SMAP) .............................31 2.3.9 Intel® Software Guard Extensions (Intel® SGX).........................................31 2.3.10 Intel® Secure Hash Algorithm Extensions (Intel® SHA Extensions) ...............32 2.3.11 Prevención de instrucciones en modo de usuario (UMIP) ..............................33 2.3.12 Read Processor ID (RDPID) ......................................................................33
2.4 Tecnologías de potencia y rendimiento..................................................................34 2.4.1 Tecnología Intel® Smart Cache ................................................................34 2.4.2 Cachés de nivel 1 y nivel 2 de nivel 1 y 2 de IA Core ...................................34 2.4.3 Tecnología Intel® Turbo Boost Max 3.0 .....................................................35 2.4.4 Enrutamiento de interrupción consciente de la alimentación (PAIR) ...............36 2.4.5 Tecnología Intel® Hyper-Threading (tecnología Intel® HT) ..........................36 2.4.6 Tecnología Intel® Turbo Boost 2.0 ............................................................36
2.4.6.1 Supervisión de energía Intel® Turbo Boost 2.0 .............................37 2.4.6.2 Control de potencia Intel® Turbo Boost 2.0 ..................................37 2.4.6.3 Tecnología Intel® Turbo Boost 2.0 Frecuencia...............................37
2.4.7 Tecnología Intel SpeedStep® mejorada .....................................................37 2.4.8 Tecnología Intel® Speed Shift ..................................................................38 2.4.9 Intel® Extensiones vectoriales avanzadas 2 (Intel® AVX2) ..........................38 2.4.10 Arquitectura Intel® 64 x2APIC .................................................................39 2.4.11 Extensiones de sincronización transaccional Intel® (Intel® TSX-NI) ..............40 2.4.12 Intel® GNA (GMM y Neural Network Accelerator) ........................................40 2.4.13 Extensiones vectoriales avanzadas de 512 bits (Intel® AVX-512)..................41 2.4.14 Línea de caché Escribir de nuevo (CLWB) ...................................................42
2.5 Unidad de procesamiento de imágenes Intel® (IU Intel®) ......................................43 2.5.1 Infraestructura de imágenes de plataforma ................................................43 2.5.2 Unidad de procesamiento de imágenes Intel® (IU Intel®) ...........................44
2.6 Tecnologías de depuración ..................................................................................44
Ficha técnica, Volumen 1 de 2 4
2.6.1 Seguimiento del procesador intel® ........................................................... 44 3 Administración de energía ....................................................................................... 46
3.1 Estados de configuración avanzada e interfaz de alimentación (ACPI) compatibles ..... 47 3.2 Administración de energía de Processor IA Core .................................................... 48
3.2.1 Estados P controlados por OS/HW ............................................................ 48 3.2.1.1 TecnologíaIntel SpeedStep® mejorada ........................................ 48 3.2.1.2 Tecnología Intel® Speed Shift .................................................... 48
3.2.2 Estados inactivos de baja potencia............................................................ 48 3.2.3 Solicitar estados inactivos de baja potencia................................................ 49 3.2.4 Reglas de Estado C de Processor IA Core................................................... 50 3.2.5 Paquete C-Estados ................................................................................. 51 3.2.6 Paquete C-Estados y Resoluciones de Pantalla............................................ 54
3.3 Administración de energía de gráficos del procesador ............................................. 55 3.3.1 Tecnologías de ahorro de energía de memoria............................................ 55
3.3.1.1 Administración de energía de memoria rápida ® Intel (Intel® RMPM) .................................................................................... 55
3.3.2 Tecnologías de ahorro de energía de la pantalla.......................................... 56 3.3.2.1 Intel® Seamless Display Refresh Rate Switching Technology (Intel®
SDRRS Technology) .................................................................. 56 3.3.2.2 Intel® Automatic Display Brightness ........................................... 56 3.3.2.3 Brillo suave.............................................................................. 56 3.3.2.4 Tecnología de ahorro de energía de pantalla Intel®
3.3.3 Tecnologías de ahorro de energía principales de los gráficos del procesador ... 57 3.3.3.1 Frecuencia dinámica de gráficos Intel®........................................ 57 3.3.3.2 Tecnología Intel® Graphics Render Standby (Intel® GRST)............ 58 3.3.3.3 FPS dinámico (DFPS)................................................................. 58
3.4 System Agent Enhanced Intel SpeedStep® Technology .......................................... 58 3.5 Optimización de voltaje...................................................................................... 59 3.6 ROP (Rest Of Platform) PMIC .............................................................................. 59
4 Gestión Térmica ...................................................................................................... 60 4.1 Especificaciones térmicas y de energía de la línea y del procesador U ....................... 60 4.2 Gestión térmica del procesador ........................................................................... 62
4.2.1 Consideraciones térmicas ........................................................................ 62 4.2.1.1 Control de potencia del paquete.................................................. 63 4.2.1.2 Control de potencia de la plataforma ........................................... 64 4.2.1.3 Parámetro Turbo Time (Tau) ...................................................... 65
4.2.2 TDP configurable (cTDP) y modo de baja potencia ...................................... 65 4.2.2.1 Configurable TDP ...................................................................... 65 4.2.2.2 Modo de baja potencia............................................................... 66
4.2.3 Características de gestión térmica ............................................................ 67 4.2.3.1 Monitor térmico adaptativo......................................................... 67 4.2.3.2 Sensor térmico digital................................................................ 69 4.2.3.3 Señal PROCHOT........................................................................ 71 4.2.3.4 Sólo entrada PROCHOT.............................................................. 71 4.2.3.5 Sólo salida PROCHOT ................................................................ 71 4.2.3.6 PROCHOT bidireccional # ........................................................... 71 4.2.3.7 Algoritmo de degradación PROCHOT............................................ 72 4.2.3.8 Protección del regulador de voltaje usando PROCHOT # ................. 72 4.2.3.9 Diseño de soluciones térmicas y comportamiento PROCHOT............ 73 4.2.3.10 Estados de baja potencia y comportamiento PROCHOT................... 73 4.2.3.11 Señal THRMTRIP....................................................................... 73 4.2.3.12 Detección de temperatura crítica................................................. 73 4.2.3.13 Modo bajo demanda.................................................................. 73 4.2.3.14 Modo bajo demanda basado en MSR............................................ 74 4.2.3.15 Modo bajo demanda basado en emulación de E/S.......................... 74
4.2.4 Administración térmica de memoria Intel® ................................................ 74 5 Memoria .................................................................................................................. 75
5.1 Interfaz de memoria del sistema ......................................................................... 75 5.1.1 Matriz de soporte de SKU del procesador ................................................... 75
5.1.1.1 LPDDR4/x Módulos y dispositivos de memoria compatibles ............. 78 5.1.2 Soporte de temporización de memoria del sistema...................................... 78
5 Ficha técnica, Volumen 1 de 2
5.1.3 Modos de organización del controlador de memoria del sistema ....................79 5.1.4 Frecuencia de memoria del sistema...........................................................80 5.1.5 Mejoras tecnológicas de Intel® acceso rápido a la memoria (Intel® FMA) ......81 5.1.6 Scrambling de datos ...............................................................................81 5.1.7 Intercambio de datos ..............................................................................81 5.1.8 Entrelazado de E/S DDR ..........................................................................82 5.1.9 Intercambio de datos ..............................................................................83 5.1.10 Generación de relojes DRAM ....................................................................83 5.1.11 Generación de voltaje de referencia DRAM .................................................83 5.1.12 Swizzling de datos ..................................................................................83
5.2 Administración de energía del controlador de memoria integrado (IMC).....................83 5.2.1 Deshabilitación de salidas de memoria del sistema no utilizadas....................84 5.2.2 Administración e inicialización de energía DRAM..........................................84
5.2.2.1 Rol de inicialización de CKE.........................................................85 5.2.2.2 Auto-actualización condicional.....................................................86 5.2.2.3 Apagado dinámico .....................................................................86 5.2.2.4 Administración de energía de E/S de DRAM...................................86
8.2 Característica de hardware de gráficos de plataforma .............................................96 8.2.1 Gráficos híbridos.....................................................................................96
9 Monitor ....................................................................................................................97 9.1 Soporte de tecnologías de pantalla .......................................................................97 9.2 Configuración de la pantalla ................................................................................97 9.3 Funciones de visualización ..................................................................................98
Ficha técnica, Volumen 1 de 2 6
11.4 Señales USB Type-C ........................................................................................ 113 11.5 Señales de interfaz MIPI* CSI-2 ........................................................................ 114 11.6 Señales de capacidad de prueba........................................................................ 115 11.7 Señales de error y protección térmica ................................................................ 116 11.8 Señales de secuenciación de potencia ................................................................ 117 11.9 Rieles de alimentación del procesador ............................................................... 118 11.10 Señales de tierra, reservadas y no críticas para la función (NCTF) .......................... 119 11.11 Terminaciones internas de extracción/extracción del procesador ............................ 120
12 Especificaciones eléctricas..................................................................................... 121 12.1 Rieles de alimentación del procesador ............................................................... 121
12.1.1 Pines de alimentación y tierra ................................................................ 121 12.1.2 Regulador de tensión integrado .............................................................. 121 12.1.3 Identificación de voltaje VCC (VID).......................................................... 122
12.2 Especificaciones de CC ..................................................................................... 122 12.2.1 Especificaciones de DC de los rieles de alimentación del procesador ............ 123
12.2.1.1 Especificaciones de VccIN DC .................................................... 123 12.2.1.2 Especificaciones de CC Vcc1p8A................................................ 124 12.2.1.3 Especificaciones de CC VccIN_AUX ............................................ 125 12.2.1.4 Especificaciones de VDDQ DC ................................................... 126 12.2.1.5 Especificaciones de VccST DC ................................................... 126 12.2.1.6 Especificaciones de VccPLL DC .................................................. 127
12.2.2 Especificaciones de DC de interfaces de procesador................................... 129 12.2.2.1 Especificaciones DDR4 DC........................................................ 129 12.2.2.2 Especificaciones de LPDDR4/x DC ............................................. 130 12.2.2.3 Especificaciones de CC de la interfaz de visualización digital (DDI). 131 12.2.2.4 DisplayPort* integrado (eDP*) Especificación dc.......................... 132 12.2.2.5 ESPECIFICAciones de CC del receptor MIPI* CSI-2 D-Phy............. 133 12.2.2.6 Especificaciones de CC CMOS ................................................... 133 12.2.2.7 Especificación de GTL y OD DC ................................................. 133 12.2.2.8 Características de PECI DC....................................................... 134
12.3 Conexión del puerto de acceso de prueba (TAP) .................................................. 135 12.3.1 Especificaciones de calidad de la señal de memoria del sistema .................. 135
13 Especificaciones mecánicas del paquete ................................................................ 136 13.1 Atributos mecánicos del paquete ....................................................................... 136 13.2 Especificaciones de carga y presión de troquelado del paquete .............................. 136
13.2.1 Especificaciones de carga de paquetes .................................................... 137 13.2.2 Especificaciones de presión de matriz...................................................... 137
13.3 Especificaciones de almacenamiento de paquetes ................................................ 138 14 ID de CPU y dispositivos........................................................................................ 139
14.1 CPUID ........................................................................................................... 139 14.2 Encabezado de configuración PCI....................................................................... 140
Figuras 1-1 Plataformas de línea de procesador U y línea de procesador Y ...................................... 12 2-1 Ejemplo de conexión de host-clientes DE PECI ........................................................... 20 2-2 Ejemplo de conexión PECI EC .................................................................................. 21 2-3 Estructuras de asignación de dispositivo a dominio ..................................................... 25 2-4 Jerarquía de caché del procesador ............................................................................ 35 2-5 Sistema de cámara de procesador ............................................................................ 44 3-1 Estados de alimentación del procesador .................................................................... 46 3-2 Desglose de la administración de energía inactiva de los núcleos iA
del procesador ....................................................................................................... 49 3-3 Paquete C-Estado Entrada y Salida ........................................................................... 52 4-1 Control de potencia del paquete ............................................................................... 64 4-2 Descripción de la señal de degradación de PROCHOT................................................... 72 5-1 Operaciones de la tecnología de memoria intel®Flex ................................................... 80 5-2 Asignación de modos de entrelazado (IL) y no entrelazado (NIL) .................................. 83 6-1 Diagrama de bloques del subsistema USB-C*............................................................. 90 7-1 Diagrama de bloques de alto nivel ............................................................................ 92 9-1 Arquitectura de visualización del procesador .............................................................. 98
7 Ficha técnica, Volumen 1 de 2
9-2 Descripción general de DisplayPort* ........................................................................100 9-3 Descripción general de HDMI*................................................................................103 9-4 Descripción general de MIPI DSI* ...........................................................................104 12-1 Histéresis del dispositivo de entrada.......................................................................135
procesador Y/U ......................................................................................................99 9-2 Frecuencias de puerto ...........................................................................................101 9-3 Resoluciones de pantalla y ancho de banda de enlace para cálculos de transporte
multiflujo.............................................................................................................103 9-4 DisplayPort* Resolución máxima.............................................................................104 9-5 RESOLUción máxima HDMI*..................................................................................105 9-6 DVI Resolución máxima soportada .........................................................................106 9-7 Resolución máxima de DisplayPort integrada ...........................................................106 9-8 Formatos de audio compatibles con el procesador a través de HDMI y
DisplayPort* ........................................................................................................107 11-1 Terminología de tablas de señales...........................................................................111 11-2 Interfaz de memoria DDR4 ....................................................................................111
11-3 Interfaz de memoria LPDDR4................................................................................. 113 11-4 Restablecer y señales diversas ............................................................................... 115 11-5 Señales DisplayPort* integradas............................................................................. 115 11-6 Mostrar señales de interfaz.................................................................................... 116 11-7 Señales USB Type-C ............................................................................................. 116 11-8 Señales de interfaz MIPI* CSI-2............................................................................. 117 11-9 Señales de capacidad de prueba............................................................................. 117 11-10Señales de error y protección térmica ..................................................................... 118 11-11Señales de secuenciación de potencia ..................................................................... 119 11-12Señales de rieles de alimentación del procesador...................................................... 120 11-13Señales de rieles de alimentación pull-up del procesador ........................................... 121 11-14Señales GND, RSVD y NCTF................................................................................... 122 11-15Terminaciones internas de extracción/extracción del procesador ................................. 122 12-1 Procesador VccIN Modo Activo e Inactivo Especificaciones de Voltaje y Corriente DC ...... 125 12-2 Procesador Vcc1p8A Fuente Voltaje CC y Especificaciones de Corriente........................ 126 12-3 Especificaciones de corriente y voltaje de CC de suministro VccIN_AUX ....................... 127 12-4 Controlador de memoria (VDDQ) Fuente De voltaje de CC y especificaciones de
corriente ............................................................................................................. 128 12-5 Vcc Sustain (VccST) Fuente Voltaje CC y Especificaciones de Corriente ........................ 128 12-7 Procesador PLL (VccPLL) Especificaciones de corriente y voltaje de CC de alimentación .. 129 12-8 PLL_OC del procesador (VccPLL_OC) Especificaciones de voltaje de CC y corriente de ali-
mentación........................................................................................................... 129 12-6 Vcc Sustain Gated (VccSTG) Suministra Especificaciones de Voltaje de CC y Corriente... 129 12-9 DDR4 Especificaciones de DC del Grupo de Señales .................................................. 131 12-10Especificaciones de DC del grupo de señales LPDDR4/x ............................................. 132 12-11Especificaciones de DC del grupo de interfaz de pantalla digital (DP/HDMI) .................. 133 12-12Especificaciones integradas de DisplayPort* (eDP*) Group DC.................................... 134 12-13MIPI* CSI-2 D-Phy HS Receptor ESPECIFICAciones DC.............................................. 135 12-14Especificaciones de CC del grupo de señales CMOS ................................................... 135 12-15GTL Signal Group y Open Drain Signal Group DC Especificaciones............................... 135 12-16Límites Eléctricos PECI DC..................................................................................... 136 13-1 Atributos mecánicos del paquete ............................................................................ 139 13-2 Especificaciones de carga de paquetes .................................................................... 140 14-1 Formato CPUID.................................................................................................... 143 14-2 Identificación de componentes ............................................................................... 143 14-3 Encabezado de configuración PCI ........................................................................... 144 14-4 ID de dispositivo de host (DID0) ............................................................................ 144 14-5 Otro ID de dispositivo ........................................................................................... 144
9 Ficha técnica, Volumen 1 de 2
Revisión histórica
001 Versión inicial Agosto de 2019
Introducción
1 Introducción
La 10a generaciónde procesadores Intel® Core ™ es un procesador multinúcleo de 64 bits basado en la tecnología de proceso de 10 nanómetros.
Los procesadores U-Processor Line y Y-Processor Line se ofrecen en una plataforma de 1 chip que incluye el concentrador de controladores de plataforma en paquete de la familia de chipsets Intel® serie 495, que muere en el mismo paquete que el sistema de instalación. Consulte la figura siguiente. En la tabla siguiente se describen las diferentes líneas de procesador:
Mesa 1-1. Líneas de procesador
Línea de procesador1 Formato Base
TDP
1-ChipLínea U-Processor BGA1526 15w 4 64/48/32 2/1
Línea U-Processor BGA1526 15w 2 32 1
Notas: 1. La oferta de líneas de procesador puede cambiar. 2. Para la configuración adicional de TDP, consulteTable 4-1, “Especificaciones TDP (línea U/Y-
Processor)” 3. La carga de trabajo de TDP no refleja varios casos de conectividad de E/S, como Thunderbolt™.
Ficha técnica, Volumen 1 de 2 12
Introducción
Este documento cubre todas las líneas de procesador de la 10a generaciónde Intel® Core ™ cliente (usted e Y) para el segmento de cliente. No todas las interfaces y características del procesador están presentes en todas las líneas de procesador. La presencia de varias interfaces y características se indicará dentro de las secciones y tablas pertinentes.
A lo largo de este documento, la 10a generación de procesadores Intel® Core™ puede denominarse simplemente "procesador" y el concentrador de controladores de plataforma en paquete de la familia de chipsets Intel® serie 495 puede denominarse simplemente "PCH".
1.1 Declaración de volatilidad del procesador
Las familias de procesadores Intel® Core™ de 10a generación no conservan los datos del usuario final cuando se apagan y/o cuando se quita físicamente el procesador.
Nota: Apagado se refiere al estado en el que están apagados todos los rieles de alimentación del procesador.
Ilustración 1-1. Plataformas de línea de procesador U y línea de procesador Y
Gigabit Network Connection
HD Audio CodecTPM
BIOS/FW Flash
Pressure Magnetometer
CSI2 + I2C
13 Ficha técnica, Volumen 1 de 2
1.2 Soporte de paquetes El procesador está disponible en los siguientes paquetes:
• Un paquete BGA de 26,5 x 18,5 mm para la línea de procesadores Y
• Un paquete BGA de 50 x 25 mm para la línea U-Processor
1.3 Tecnologías compatibles • Tecnología de virtualización Intel®
• Tecnología Intel® Trusted Execution
• Llave segura ® Intel
• Intel® Boot Guard
• Intel® Software Guard Extensions (Intel® SGX)
• Extensiones SHA – Extensiones de algoritmo de hash seguro
• UMIP – Prevención de instrucciones en modo de usuario
• RDPID: read Processor ID
• Tecnología Intel® Turbo Boost 2.0
• Tecnología Intel® Turbo Boost Max 3.0
• Tecnología Intel SpeedStep®
• Arquitectura Intel® 64 x2APIC
• Extensiones de sincronización transaccional® Intel (Intel® TSX-NI)
• Intel® GNA (GMM y Neural Network Accelerator)
• Unidad de procesamiento de imágenes ® Intel (IU® Intel)
• Seguimiento del procesador intel®
• PECI – Interfaz de Control Ambiental de Plataforma
Nota: La disponibilidad de las características puede variar entre las STU del procesador.
Consulte Chapter 2, “Tecnologías” para obtener más información.
Ficha técnica, Volumen 1 de 2 14
Introducción
1.3.1 Compatibilidad con API (Windows*) • Direct3D* 2015, Direct3D* 12, Direct3D* 11.2, Direct3D* 11.1, Direct3D* 9,
Direct3D* 10, Direct2D*
Extensiones DirectX*:
• PixelSync, InstantAccess, Rasterización conservadora, Lecturas de destino de renderización, Desnormas de punto flotante, Memoria virtual compartida, Atómico de punto flotante, indexación de muestras MSAA, Muestreo rápido (LOD grueso), Texturas acolchadas, Kernels GPU Enqueue, Señales GPU unidad de procesamiento. Otras mejoras incluyen la compresión de color.
La arquitectura Gen 11 ofrece aceleración de hardware de la canalización Direct X* 12 Render que consta de las siguientes etapas: Vertex Fetch, Vertex Shader, Hull Shader, Tessellation, Domain Shader, Geometry Shader, Rasterizer, Pixel Shader, Pixel Output.
1.4 Soporte de administración de energía
1.4.1 Administración de energía del núcleo del procesador • Soporte completo de los estados C de ACPI implementados por los siguientes
estados C del procesador:
— C0, C1, C1E, C6, C7, C8, C9, C10 • Tecnología Intel SpeedStep® mejorada
• Tecnología Intel®Speed Shift
Consulte Section 3.2, “Administración de energía de Processor IA Core” para obtener más información.
1.4.2 Administración de energía del sistema • S0/S0ix, S3, S4, S5
Consulte Chapter 3, “Administración de energía” para obtener más información.
1.4.3 Administración de energía del controlador de memoria • Deshabilitación de salidas de memoria del sistema no utilizadas
• Administración e inicialización de energía DRAM
• Rol de inicialización de CKE
• Auto-actualización condicional
• Apagado dinámico
• DDR Electrical Power Gating (EPG)
• Entrenamiento de poder
Consulte Section 5.2, “Administración de energía del controlador de memoria integrado (IMC)” para obtener más información.
1.4.4 Administración de energía de gráficos del procesador
1.4.4.1 Tecnologías de ahorro de energía de memoria
• Administrador instantáneo Intel® del consumo de energía de la memoria
• Tecnología de pantalla 2D inteligente Intel® (Intel® S2DDT)
1.4.4.2 Tecnologías de ahorro de energía de la pantalla
• Intel® (sin costuras y estáticas) Display Refresh Rate Switching (DRRS) con puerto eDP
• Brillo automático de la pantalla Intel®
• Brillo suave
• Tecnología de ahorro de energía de pantalla Intel® (Intel® DPST 6)
• Auto-actualización del panel 2 (PSR 2)
• Tubo único de baja potencia (LPSP)
1.4.4.3 Tecnologías de ahorro de energía de Núcleo de gráficos
• Frecuencia dinámica de gráficos ® Intel
• Tecnología Intel® Graphics Render Standby (Intel® GRST)
• FPS dinámico (Intel® DFPS)
Consulte Section 3.3, “Administración de energía de gráficos del procesador” para obtener más información.
1.5 Soporte de gestión térmica • Sensor térmico digital
• Monitor térmico adaptable Intel®
• Modo bajo demanda
• Limitación térmica de memoria
• Renderizar la limitación térmica
Consulte Chapter 4, “Gestión Térmica” para obtener más información.
Ficha técnica, Volumen 1 de 2 16
Introducción
1.6 Capacidad de prueba del procesador Se debe colocar un conector integrado LTB para habilitar las capacidades de depuración completas. Para las SKU del procesador, se recomienda encarecidamente una herramienta DCI (interfaz de conexión directa) para habilitar el debug de estado C inferior.
1.7 Soporte de sistemas operativos
1.8 Terminología y Marcas Especiales
Línea de procesador Windows* 10 de 64 bits OS X
Sistema operativo
Linux* Chrome* OS
7a generación de familias de procesadores Intel® para U/Y-Platforms, Hoja de datos Volumen 2 de 2
7a generación de familias de procesadores Intel®, actualización de especificaciones
7a generación de la plataforma de E/S Intel® Processor Families, Datasheet Volumen 1 de 2
7a generación de Intel® plataforma de E/S de procesadores Intel, hoja de datos Volumen 2 de 2
Línea de procesador y Sí Sí Sí Sí
Línea de procesadores U Sí Sí Sí Sí
Mesa 1-2. Terminología (Sheet 1 of 4)
Término Descripción
Blt Transferencia de nivel de bloque
Bpp Bits por píxel
Ddc Canal de visualización digital
Ddi Interfaz de pantalla digital para DP o HDMI/DVI
Dsi Mostrar interfaz serie
DDR4 Tecnología de memoria SDRAM de doble velocidad de datos de cuarta generación
Dfe Ecualizador de retroalimentación de decisión
DMA Acceso directo a la memoria
DPPM Gestión dinámica del rendimiento de la energía
Introducción
DP* DisplayPort*
Dsi Mostrar interfaz serie
Dts Sensor térmico digital
ECC Código de corrección de errores - utilizado para corregir errores de transacciones DDR
eDP* DisplayPort integrado*
FIVR Regulador de voltaje totalmente integrado
Gsa Gráficos en System Agent
Hdcp Protección de contenido digital de gran ancho de banda
HDMI* Interfaz multimedia de alta definición
Imc Controlador de memoria integrado
Tecnología Intel® 64
Extensiones de memoria de 64 bits a la arquitectura IA-32
Intel® DPST Tecnología de ahorro de energía Intel® Display
Intel® PTT Tecnología Intel® Platform Trust
Intel® Transac- tional Synchro-
nization Extensions – New Instruc-
Intel® TXT Tecnología de ejecución de confianza ® Intel
Intel® VT Tecnología de virtualización Intel®. La virtualización de procesadores, cuando se utiliza junto con el software Virtual Machine Monitor, permite múltiples y robustos entornos de software independientes dentro de una sola plataforma.
Intel® VT-d
Tecnología de virtualización Intel® (Intel® VT) para E/S dirigidas. Intel® VT-d es una asistencia de hardware, bajo control de software del sistema (Virtual Machine Manager u OS), para habilitar la virtualización de dispositivos de E/S. Intel® VT-d también ofrece una seguridad sólida al proporcionar protección contra los DMA errantes mediante el uso de la reasignación de DMA, una característica clave de Intel® VT-d.
Ith Concentrador de seguimiento ® Intel
Iov Virtualización de E/S
Uip Unidad de procesamiento de imágenes
Lfm Modo de baja frecuencia. correspondiente al par de voltaje/frecuencia más bajo de la tecnología Intel SpeedStep® mejorada. Se puede leer en MSR CEh [47:40]. Para obtener más información, consulte la especificación de BIOS adecuada.
Llc Caché de último nivel
LPDDR4/x Tecnología de memoria SDRAM de doble velocidad de datos de baja potencia /x- ahorro de energía adicional.
LPM Modo de baja potencia.La frecuencia LPM es menor o igual que la frecuencia LFM. El LPM TDP es menor que el LFM TDP, ya que la configuración de LPM limita el procesador a la operación de un solo subproceso
LPSP Tubo único de baja potencia
Lsf Frecuencia admitida más baja.Esta frecuencia es la frecuencia más baja donde la fabricación confirma la funcionalidad lógica bajo el conjunto de condiciones de funcionamiento.
Mcp Paquete multichip - incluye el procesador y el PCH. En algunas SKUs puede tener caché adicional en el paquete.
Mesa 1-2. Terminología (Sheet 2 of 4)
Término Descripción
Introducción
Mfm Modo de frecuencia mínima. MFM es la relación mínima soportada por el procesador y se puede leer desde MSR CEh [55:48]. Para obtener más información, consulte la especificación de BIOS adecuada.
Mlc Caché de nivel medio
Mpeg Motion Picture Expert Group, organismo estándar internacional JTC1/SC29/WG11 bajo ISO/ IEC que ha definido estándares de compresión de audio y vídeo como MPEG-1, MPEG-2 y MPEG-4, etc.
Nctf No crítico para funcionar. Las ubicaciones NCTF son típicamente bolas/tierras reservadas no críticas o terrestres de tierra redundantes, por lo que la pérdida de la continuidad de la junta de soldadura al final de la vida útil no afectará la funcionalidad general del producto.
OPVR Regulador de voltaje en el paquete
PCH
Platform Controller Hub. El chipset con capacidades de plataforma centralizadas, incluidas las principales interfaces de E/S, junto con conectividad de pantalla, funciones de audio, administración de energía, capacidad de administración, seguridad y funciones de almacenamiento. El PCH también puede denominarse "chipset".
PECI Interfaz de control del entorno de plataforma
PL1, PL2, PL3 Límite de potencia 1, límite de potencia 2, límite de potencia 3
PMIC Circuito integrado de gestión de energía
Procesador El componente multinúcleo de 64 bits (paquete)
Núcleo del procesador
El término "núcleo del procesador" se refiere al propio Si die, que puede contener varios núcleos de ejecución. Cada núcleo de ejecución tiene una caché de instrucciones, una memoria caché de datos y una memoria caché L2 de 256 KB. Todos los núcleos de ejecución comparten la LLC.
Gráficos incor- porados al procesador
Gráficos del procesador Intel
Psr Auto-actualización del panel
Psx Estados de ahorro de energía (PS0, PS1, PS2, PS3, PS4)
rango Una unidad de DRAM correspondiente a cuatro a ocho dispositivos en paralelo, ignorando ECC. Estos dispositivos suelen estar montados, pero no siempre, en un solo lado de un SODIMM.
Sci Interrupción del control del sistema. SCI se utiliza en el protocolo ACPI.
Sdp Potencia de diseño de escenario
Sgx Extensión de software protector
Sha Algoritmo de hash seguro
Ssc Reloj de espectro extendido
Ssic SuperSpeed Inter-Chip
Condiciones de almacena-
miento
Un estado no operativo. El procesador puede instalarse en una plataforma, en una bandeja o suelto. Los procesadores pueden sellarse en envases o exponerse al aire libre. En estas condiciones, los aterrizajes del procesador no deben conectarse a ningún voltaje de alimentación, tener ninguna E/S sesgada o recibir relojes. Tras la exposición al "aire libre" (es decir, embalaje sin sellar o un dispositivo retirado del material de embalaje), el procesador debe manipularse de acuerdo con el etiquetado de sensibilidad a la humedad (MSL) como se indica en el material de embalaje.
STR Modo de suspensión y arranque inmediato en memoria
TAC Promedio térmico constante
TTV TDP Vehículo de prueba térmica TDP
Mesa 1-2. Terminología (Sheet 3 of 4)
Término Descripción
§ §
VCCIO Fuente de alimentación de E/S
VCCSA Fuente de alimentación del agente del sistema
Vld Decodificación de longitud variable
VPID ID de procesador virtual
VSS Terreno del procesador
D0ix-states Estados de alimentación del controlador USB que van desde D0i0 a D0i3, donde D0i0 está completamente encendido y D0i3 se apaga principalmente. Controlado por SW.
S0ix-states Estados de alimentación en espera inactivos de residencia del procesador.
USB-R
El tipo de redirección de almacenamiento utilizado desde AMT 11.0 en adelante. A diferencia de IDE-R, que presenta unidades de disquete o CD remotas como si estuvieran integradas en la máquina host, USB-R presenta unidades remotas como si estuvieran conectadas a través de un puerto USB.
Mesa 1-3. Marcas especiales
Marca Definición
[] Los corchetes ([]) a veces siguen una bola, un pin, un registro o un nombre de bit. Estos corchetes encierran un rango de números, por ejemplo TCP[2:0]_TXRX_P[1:0] puede hacer referencia a 4 pines USB-C* o EAX[7:0] puede indicar un rango de 8 bits de longitud.
_N / / / B Un sufijo de _N o de á o B indica una señal baja activa. por ejemplo CATERR # Nota: _N no se refiere al par diferencial de señales tales como CLK_P, CLK_N
0x000 Los números hexadecimales se identifican con una x en el número. Todos los números son decimales (base 10) a menos que se especifique lo contrario. Los números binarios no evidentes tienen la 'b' adjunta al final del número, por ejemplo 0101b
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Mesa 1-2. Terminología (Sheet 4 of 4)
Término Descripción
Tecnologías
2 Tecnologías
Este capítulo proporciona una descripción de alto nivel de las tecnologías Intel implementadas en el procesador.
La implementación de las características puede variar entre las STU del procesador.
Los detalles sobre las diferentes tecnologías de los procesadores Intel y otras notas externas relevantes se encuentran en el sitio web de la tecnología Intel: http://www.intel.com/technology/
2.1 Interfaz de Control Ambiental de Plataforma (PECI)
Nota: PECI es una interfaz propietaria de Intel que proporciona un canal de comunicación entre procesadores Intel y componentes externos como Super IO (SIO) y controladores integrados (EC) para proporcionar temperatura del procesador, Turbo, TDP configurable y limitación de memoria mecanismos de control y muchos otros servicios. PECI se utiliza para la gestión térmica de la plataforma y el control y configuración en tiempo real de las características y el rendimiento del procesador. PECI sobre eSPI es compatible.
2.1.1 Arquitectura de autobuses PECI La arquitectura PECI se basa en un bus o cableado que los clientes (como pecidelar de procesador) pueden tirar hacia arriba (con una unidad fuerte).
El estado de inactividad en el bus es '0' (mínimo lógico) y cercano a cero (nivel de tensión lógica).
Las siguientes figuras demuestran el diseño y la conectividad de PECI:
• Conexión de host-clientes DE PECI: Mientras que el host/originador puede ser host PECI de terceros y uno de los clientes PECI es un dispositivo PECI de procesador.
• Conexión PECI EC.
VCCST
Tecnologías
2.2 Tecnología de virtualización Intel® La tecnología de virtualización Intel® (Intel® VT) hace que un solo sistema aparezca como varios sistemas independientes para el software. Esto permite que varios sistemas operativos independientes se ejecuten simultáneamente en un solo sistema. Intel® VT comprende componentes de tecnología para admitir la virtualización de plataformas basadas en microprocesadores y chipsets de arquitectura Intel.
Intel® Virtualization Technology (Intel® VT) Intel® 64 y Intel® Architecture (Intel® VT-x) agregaron soporte de hardware en el procesador para mejorar el rendimiento y la robustez de la virtualización. La tecnología de virtualización Intel® para E/S dirigidas (Intel® VT-d) amplía Intel® VT-x mediante la adición de compatibilidad asistida por hardware para mejorar el rendimiento de virtualización de dispositivos de E/S.
Las especificaciones y descripciones funcionales de Intel® VT-x se incluyen en el Manual del desarrollador del software Intel® 64 Architectures, Volumen 3. Disponible en:
http://www.intel.com/products/processor/manuals
Se puede hacer referencia a la especificación Intel® VT-d y a otros documentos VT en:
http://www.intel.com/content/www/us/en/virtualization/virtualization-technology/ intel-virtualization-technology.html
2.2.1 Tecnología de virtualización Intel® (Intel® VT) para Intel® 64 y la arquitectura Intel® (Intel® VT-X)
Objetivos IntelVT-x
Intel® VT-x proporciona aceleración de hardware para la virtualización de plataformas IA. Virtual Machine Monitor (VMM) puede usar las características de Intel® VT-x para proporcionar una plataforma virtualizada confiable mejorada. Mediante el uso de Intel® VT-x, un VMM es:
• Robusto: Los MVM ya no necesitan usar la paravirtualización o la traducción binaria. Esto significa que los VMM podrán ejecutar aplicaciones y sistemas operativos listos para usar sin ningún paso especial.
• Mejorado: Intel® VT permite a los VMM ejecutar sistemas operativos invitados de 64 bits en procesadores IA x86.
• Más fiable: Debido al soporte de hardware, las mVM ahora pueden ser más pequeñas, menos complejas y más eficientes. Esto mejora la fiabilidad y la disponibilidad y reduce el potencial de conflictos de software.
• Más seguro: El uso de transiciones de hardware en VMM refuerza el aislamiento de las máquinas virtuales y evita aún más que la corrupción de una máquina virtual afecte a otras en el mismo sistema.
Características clave de Intel® VT-x
El procesador admite las siguientes nuevas características de Intel® VT-x añadidas:
• Tabla de páginas extendidas (EPT) A la que se accede y bits sucios — Los bits A/D de EPT permitieron a los VMM implementar de forma eficiente
algoritmos de administración de memoria y clasificación de páginas para optimizar las operaciones de memoria de la máquina virtual, como la desfragmentación, la paginación, la migración en vivo y la comprobación. Sin compatibilidad de hardware para bits EPT A/D, es posible que los VMM
23 Ficha técnica, Volumen 1 de 2
necesiten emular bits A/D marcando las estructuras de paginación EPT como no presentes o de solo lectura, e incurrir en la sobrecarga de las salidas de máquina virtual de error de página EPT y el procesamiento de software asociado.
• Cambio de EPTP (puntero EPT) — La conmutación EPTP es una función de máquina virtual específica. La
conmutación EPTP permite que el software invitado (en la operación no root de VMX, compatible con EPT) solicite una jerarquía de estructura de paginación EPT diferente. Esta es una característica por la cual el software en la operación no root VMX puede solicitar un cambio de EPTP sin una salida de máquina virtual. El software podrá elegir entre un conjunto de valores EPTP potenciales determinados de antemano por el software en la operación raíz VMX.
• Salir del bucle de pausa — Admite programadores VMM que buscan determinar cuándo un procesador
virtual de una máquina virtual multiprocesador no está realizando un trabajo útil. Esta situación puede producirse cuando no todos los procesadores virtuales de la máquina virtual están programados actualmente y cuando el procesador virtual en cuestión está en un bucle que implica la instrucción PAUSE. La nueva característica permite la detección de tales bucles y por lo tanto se llama salida de bucle PAUSE.
El núcleo IA del procesador admite las siguientes características de Intel® VT-x:
• Tablas de páginas extendidas (EPT) — EPT es la virtualización de tablas de páginas asistida por hardware. — Elimina las salidas de máquina virtual del sistema operativo invitado a VMM
para el mantenimiento de la tabla de páginas de sombra. • ID de procesador virtual (VPID)
— Capacidad para asignar un identificador de máquina virtual a las estructuras de hardware principales del procesador de etiquetas IA (como TLB).
— Esto evita vaciados en las transiciones de máquina virtual para proporcionar un tiempo de transición de máquina virtual de menor costo y una reducción general de la sobrecarga de virtualización.
• Temporizador de preferencia de invitado — Mecanismo para que un VMM se adelante a la ejecución de un sistema
operativo invitado después de la cantidad de tiempo especificada por VMM. VMM establece un valor de temporizador antes de escribir un invitado.
— La característica ayuda a los desarrolladores de VMM en la flexibilidad y las garantías de calidad de servicio (QoS).
• Salida de la tabla descriptor — La salida de la tabla de descriptores permite a VMM proteger un sistema
operativo invitado del ataque interno (basado en software malintencionado) evitando la reubicación de estructuras de datos clave del sistema como IDT (tabla descriptora de interrupción), GDT (tabla de descriptores globales), LDT (tabla descriptora local) , y TSS (selector de segmento de tareas).
— Un VMM con esta característica puede interceptar (mediante una salida de máquina virtual) los intentos de reubicar estas estructuras de datos y evitar que el software malintencionado las manipule.
2.2.2 Tecnología de virtualización Intel® (Intel® VT) para E/S dirigida (Intel® VT-d) Objetivos Intel® VT-d
Ficha técnica, Volumen 1 de 2 24
Tecnologías
Los objetivos clave de Intel® VT-d son el aislamiento basado en dominio y la virtualización basada en hardware. Un dominio se puede definir abstractamente como un entorno aislado en una plataforma a la que se asigna un subconjunto de memoria física de host. Intel® VT-d proporciona un rendimiento de E/S acelerado para una plataforma virtualizada y proporciona software con las siguientes capacidades:
• Asignación y seguridad de dispositivos de E/S: para asignar dispositivos de E/S de forma flexible a máquinas virtuales y ampliar las propiedades de protección y aislamiento de las máquinas virtuales para las operaciones de E/S.
• Reasignación DMA: para admitir traducciones de direcciones independientes para accesos directos a memoria (DMA) desde dispositivos.
• Reasignación de interrupciones: para admitir el aislamiento y el enrutamiento de interrupciones desde dispositivos y controladores de interrupción externos a máquinas virtuales adecuadas.
• Fiabilidad: para registrar e informar al software del sistema DMA y interrumpir errores que de otro modo podrían dañar la memoria o afectar al aislamiento de la máquina virtual.
Intel® VT-d realiza la traducción de direcciones asociando la transacción de un dispositivo de E/S determinado a una tabla de traducción asociada con el invitado al que está asignado el dispositivo. Lo hace mediante la estructura de datos en la siguiente ilustración. Esta tabla crea una asociación entre el número pci express de bus/dispositivo/función (B/D/F) pci Express* del dispositivo y la dirección base de una tabla de traducción. Esta estructura de datos se rellena con una VMM para asignar dispositivos a tablas de traducción de acuerdo con las restricciones de asignación de dispositivos anteriores e incluir una tabla de traducción de varios niveles (tabla VT-d) que contiene traducciones de direcciones específicas de invitado.
Tecnologías
25 Ficha técnica, Volumen 1 de 2
La funcionalidad Intel® VT-d, a menudo denominada motor Intel® VT-d, se ha implementado normalmente en o cerca de un componente de puente host PCI Express* de un sistema informático. Esto puede estar en un componente de chipset o en la funcionalidad PCI Express* de un procesador con E/S integrada. Cuando uno de estos motores VT-d recibe una transacción PCI Express* de un bus PCI Express*, utiliza el número B/D/F asociado a la transacción para buscar una tabla de traducción de Intel® VT-d. Al hacerlo, utiliza el número B/D/F para recorrer la estructura de datos mostrada en la figura anterior. Si encuentra una tabla Intel® VT-d válida en esta estructura de datos, utiliza esa tabla para traducir la dirección proporcionada en el bus PCI Express. Si no encuentra una tabla de traducción válida para una traducción determinada, esto da como resultado un error de Intel® VT-d. Si se requiere la traducción de Intel® VT-d, el motor Intel® VT-d realiza un paseo de tabla de nivel N.
Para obtener más información, consulte Intel® Virtualization Technology for Directed I/ O Architecture Specification http://www.intel.com/content/dam/www/public/us/en/ documents/product-specifications/vt-directed-io-spec.pdf
Ilustración 2-3. Estructuras de asignación de dispositivo a dominio
Root entry 0
Root entry N
Root entry 255
Context entry 0
Context entry 255
Context entry 0
Context entry 255
Ficha técnica, Volumen 1 de 2 26
Tecnologías
El procesador admite las siguientes características de Intel® VT-d:
• Los gráficos del controlador de memoria y del procesador cumplen con la especificación Intel® VT-d 2.1.
• Dos motores de reasignación Intel® VT-d DMA.
— iGFX DMA remap motor — Motor de reasignación DMA predeterminado (cubre todos los dispositivos
excepto iGFX) • Compatibilidad con la entrada raíz, la entrada de contexto y el contexto
predeterminado
• Dirección física del invitado de 39 bits y anchos de dirección física del host
• Soporte para tamaños de página 4K solamente
• Compatibilidad con la grabación de errores basada en registro (solo para una sola entrada) y soporte para interrupciones MSI para errores
• Soporte para almacenamiento en caché de hojas y no hoja
• Soporte para la protección de arranque de la tabla de páginas predeterminada
• Compatibilidad con el no almacenamiento en caché de entradas de tabla de páginas no válidas
• Soporte para vaciado basado en hardware de escrituras traducidas pero pendientes y lecturas pendientes, en invalidación IOTLB
• Compatibilidad con la invalidación de IOTLB global, específica de dominio y específica de página
• Ciclos MSI (MemWr para dirigir FEEx_xxxxh) no traducidos Se admite la reasignación de interrupciones
• Se admite la invalidación en cola
• Se admite el rango de direcciones de derivación de traducción Intel® VT-d (Paso a través)
El procesador admite las siguientes nuevas características de Intel® VT-d añadidas:
• Paseo de página Intel® VT-d de 4 niveles: tanto el motor Intel® VT-d predeterminado como el motor VT-d de gráficos de procesador se actualizan para admitir tablas Intel® VT-d de 4 niveles (ancho de dirección de invitado ajustado de 48 bits)
• Superpágina Intel® VT-d: compatibilidad con la superpágina Intel® VT-d (2 MB, 1 GB) para el motor Intel® VT-d predeterminado (que cubre todos los dispositivos excepto IGD) IgD Intel® motor VT-d no admite superpágina y BIOS debe deshabilitar la superpágina en el motor Intel® VT-d predeterminado cuando iGfx está habilitado.
Nota: Es posible que la tecnología Intel® VT-d no esté disponible en todas las STU.
2.2.3 Tecnología de virtualización Intel® APIC (Intel® APICv) La virtualización de APIC es una colección de características que se pueden usar para admitir la virtualización de interrupciones y el controlador de interrupción programable avanzado (APIC).
Tecnologías
27 Ficha técnica, Volumen 1 de 2
Cuando se habilita la virtualización de APIC, el procesador emula muchos accesos al APIC, realiza un seguimiento del estado del APIC virtual y proporciona interrupciones virtuales, todo en la operación no raíz de VMX sin salida de máquina virtual.
Los siguientes son los controles de ejecución de máquinas virtuales relevantes para la virtualización de APIC y las interrupciones virtuales
• Entrega de interrupción virtual. Esto controla la evaluación y la entrega de interrupciones virtuales pendientes. También permite la emulación de escrituras (asignadas a memoria o basadas en MSR, como habilitadas) a los registros APIC que controlan la priorización de interrupciones.
• Utilice la sombra TPR. Este control permite la emulación de accesos al registro de prioridad de tarea (TPR) del APIC a través de CR8 y, si está habilitado, a través de las interfaces asignadas a memoria o basadas en MSR.
• Virtualice los accesos APIC. Este control permite la virtualización de accesos asignados a memoria al APIC provocando salidas de máquina virtual en accesos a una página de acceso APIC especificada por VMM. Algunos de los otros controles, si se establecen, pueden hacer que se emulen algunos de estos accesos en lugar de provocar salidas de máquina virtual.
• Virtualice el modo x2APIC. Este control permite la virtualización de accesos basados en MSR al APIC.
• Virtualización de registro APIC. Este control permite lecturas asignadas a memoria y basadas en MSR de la mayoría de los registros APIC (según está habilitado) al satisfacerlos desde la página APIC virtual. Dirige las escrituras asignadas a memoria en la página de acceso a APIC a la página DeAPIC virtual, a continuación de ellas mediante salidas de máquina virtual para la emulación de VMM.
• Procesar interrupciones publicadas. Este control permite que el software publique interrupciones virtuales en una estructura de datos y envíe una notificación a otro procesador lógico; al recibir la notificación, el procesador de destino procesará las interrupciones publicadas copiándolas en la página Virtual- APIC.
Nota: Es posible que la tecnología de virtualización APIC ® Intel no esté disponible en todas las STU.
Las especificaciones y descripciones funcionales de Intel® APIC Virtualization se incluyen en el Manual del desarrollador del software Intel® 64 Architectures, Volumen 3. Disponible en:
Tecnologías
2.3 Tecnologías de seguridad
2.3.1 Intel® Trusted Execution Technology Intel® Trusted Execution Technology (Intel® TXT) define mejoras a nivel de plataforma que proporcionan los bloques de creación para crear plataformas de confianza.
La plataforma Intel® TXT ayuda a proporcionar la autenticidad del entorno de control, de forma que aquellos que deseen confiar en la plataforma puedan tomar una decisión de confianza adecuada. La plataforma Intel® TXT determina la identidad del entorno de control midiendo y verificando con precisión el software de control.
Otro aspecto de la decisión de confianza es la capacidad de la plataforma para resistir los intentos de cambiar el entorno de control. La plataforma Intel® TXT se resistirá a los intentos de los procesos de software de cambiar el entorno de control o omitir los límites establecidos por el entorno de control.
Intel® TXT es un conjunto de extensiones diseñadas para proporcionar un lanzamiento medido y controlado del software del sistema que luego establecerá un entorno protegido para sí mismo y cualquier software adicional que pueda ejecutar.
Estas extensiones mejoran dos áreas:
• El lanzamiento del Entorno Iniciado Medido (MLE).
• La protección del MLE contra posibles corrupciones.
La plataforma mejorada proporciona estas interfaces de lanzamiento y control mediante extensiones de modo más seguro (SMX).
La interfaz SMX incluye las siguientes funciones:
• Lanzamiento medido/verificado del MLE.
• Mecanismos para garantizar que la medición anterior esté protegida y almacenada en un lugar seguro.
• Mecanismos de protección que permiten al MLE controlar los intentos de modificarse a sí mismo.
El procesador también ofrece mejoras adicionales a la arquitectura del modo de administración del sistema (SMM) para mejorar la seguridad y el rendimiento. El procesador proporciona nuevos MSR para:
• Habilitar un segundo rango SMM • Habilitar la comprobación del rango de ejecución de código SMM • Seleccione si el estado de guardado de SMM debe escribirse en SMRAM heredado o
en MSR • Determinar si un subproceso va a retrasarse en la entrada en SMM • Determinar si un subproceso está bloqueado para entrar en SMM • SMI objetivo, habilite/deshabilite que los subprocesos respondan a los SMI, tanto
los VLA como el IPI
Para las características anteriores, el BIOS debe probar el bit de capacidad asociado antes de intentar acceder a cualquiera de los registros anteriores.
Para obtener más información, consulte la Guía de programación del entorno lanzado medido de la tecnología de ejecución de confianza intelen ® en:
Tecnologías
http://www.intel.com/content/www/us/en/software-developers/intel-txt-software- development-guide.html
Nota: Es posible que la tecnología Intel® TXT no esté disponible en todas las STU.
2.3.2 Intel® Advanced Encryption Standard Nuevas instrucciones (Intel® AES-NI) El procesador es compatible con Intel® Advanced Encryption Standard New Instructions (Intel® AES-NI) que son un conjunto de instrucciones de datos múltiples de instrucciones únicas (SIMD) que permiten el cifrado y descifrado de datos rápidos y seguros basados en el cifrado avanzado Estándar (AES). Intel® AES-NI son valiosos para una amplia gama de aplicaciones criptográficas, como aplicaciones que realizan cifrado/descifrado masivo, autenticación, generación aleatoria de números y cifrado autenticado. AES es ampliamente aceptado como el estándar para aplicaciones gubernamentales y de la industria, y está ampliamente implementado en varios protocolos.
Intel® AES-NI consta de seis instrucciones de Intel® SSE. Cuatro instrucciones, AESENC, AESENCLAST, AESDEC y AESDELAST facilitan el cifrado y descifrado AES de alto rendimiento. Los otros dos, AESIMC y AESKEYGENASSIST, apoyan el procedimiento de expansión clave AES. Juntos, estas instrucciones proporcionan hardware completo para soportar AES; seguridad, alto rendimiento y mucha flexibilidad.
Esta generación del procesador ha aumentado significativamente el rendimiento del Intel® AES-NI en comparación con los productos anteriores.
Las especificaciones y descripciones funcionales de Intel® AES-NI se incluyen en el Manual del desarrollador del software Intel® 64 Architectures, Volumen 2. Disponible en:
http://www.intel.com/products/processor/manuals
Nota: Es posible que la tecnología Intel® AES-NI no esté disponible en todas las STU.
2.3.3 PCLMULQDQ (Realizar carga menos multiplicación quad palabra) Instrucción El procesador admite la instrucción de multiplicación sin carga, PCLMULQDQ. PCLMULQDQ es una instrucción de datos múltiples de instrucción única (SIMD) que calcula la multiplicación sin arrastre de 128 bits de dos operandos de 64 bits sin generar y propagar transportes. La multiplicación sin transporte es un componente de procesamiento esencial de varios sistemas y estándares criptográficos. Por lo tanto, la aceleración de la multiplicación sin transporte puede contribuir significativamente a lograr una computación y comunicación seguras de alta velocidad.
Las especificaciones y descripciones funcionales de PCLMULQDQ se incluyen en el Manual del desarrollador del software Intel® 64 Architectures Software, Volumen 2. Disponible en:
Tecnologías
2.3.4 Llave segura Intel® El procesador es compatible con Intel® Secure Key (anteriormente conocido como Digital Random Number Generator (DRNG), un mecanismo de generación de números aleatorios visible de software compatible con una fuente de entropía de alta calidad. Esta capacidad está disponible para los programadores a través de la instrucción RDRAND. La capacidad de generación de números aleatorios resultante está diseñada para cumplir con los estándares existentes de la industria en este sentido (ANSI X9.82 y NIST SP 800-90).
Algunos usos posibles de la instrucción RDRAND incluyen la generación de claves criptográficas como se utiliza en una variedad de aplicaciones, incluyendo comunicación, firmas digitales, almacenamiento seguro, etc.
Las especificaciones RDRAND y las descripciones funcionales se incluyen en el Manual del desarrollador del software Intel® 64 Architectures Software, Volumen 2. Disponible en:
http://www.intel.com/products/processor/manuals
2.3.5 Bit de desactivación de ejecución El bit Ejecutar desactivación permite que la memoria se marque como no ejecutable cuando se combina con un sistema operativo compatible. Si el código intenta ejecutarse en memoria no ejecutable, el procesador genera un error en el sistema operativo. Esta característica puede evitar algunas clases de virus o gusanos que explotan vulnerabilidades de saturación de búfer y, por lo tanto, puede ayudar a mejorar la seguridad general del sistema.
2.3.6 Tecnología Boot Guard La tecnología Boot Guard forma parte de la tecnología de protección contra la integridad de la bota. Boot Guard puede ayudar a proteger la integridad del arranque de la plataforma al evitar la ejecución de bloques de arranque no autorizados. Con Boot Guard, los fabricantes de plataformas pueden crear directivas de arranque de tal manera que la invocación de un bloque de arranque no autorizado (o que no sea de confianza) desencadenará la protección de la plataforma según la directiva definida por el fabricante.
Con la verificación basada en el hardware, Boot Guard extiende el límite de confianza del proceso de arranque de la plataforma hasta el nivel de hardware.
Boot Guard logra esto por:
• Proporcionar la raíz estática de confianza para la medición basada en hardware (S-RTM) y la raíz de confianza para la verificación (RTV) mediante componentes arquitectónicos De Intel.
• Proporcionar definición arquitectónica para el fabricante de la plataforma Boot Policy.
• La aplicación de la fabricación proporcionó la directiva de arranque mediante componentes arquitectónicos de Intel.
Los beneficios de esta protección es que Boot Guard puede ayudar a mantener la integridad de la plataforma al evitar la reasignación del hardware del fabricante para ejecutar una pila de software no autorizada.
31 Ficha técnica, Volumen 1 de 2
Nota: La disponibilidad de Boot Guard puede variar entre las diferentes STU.
2.3.7 Protección de acceso en modo supervisor Intel® (SMAP) Intel® Supervisor Mode Execution Protection (SMEP) es un mecanismo que proporciona el siguiente nivel de protección del sistema mediante el bloqueo de ataques de software malintencionados desde el código de modo de usuario cuando el sistema se ejecuta en el nivel de privilegios más alto. Esta tecnología ayuda a protegerse de los ataques de virus y el código no deseado de dañar el sistema. Para obtener más información, consulte Intel® 64 Architectures Software Developer's Manual, Volumen 3 en: http://www.intel.com/products/processor/manuals
2.3.8 Protección de acceso en modo supervisor Intel® (SMAP) Intel® Supervisor Mode Access Protection (SMAP) es un mecanismo que proporciona el siguiente nivel de protección del sistema al bloquear a un usuario malintencionado de engañar al sistema operativo para que se ramifique los datos del usuario. Esta tecnología apaga vectores de ataque muy populares contra sistemas operativos.
Para obtener más información, consulte el Manual del desarrollador del software Intel® 64 Architectures, Volumen 3:
http://www.intel.com/products/processor/manuals
2.3.9 Intel® Software Guard Extensions (Intel® SGX) Software Guard Extensions (SGX) es una mejora del procesador diseñada para ayudar a proteger la integridad de las aplicaciones y la confidencialidad de los secretos y resiste el software y ciertos ataques de hardware.
La arquitectura de extensiones de software (SGX) proporciona la capacidad de crear entornos de ejecución aislados denominados Enclaves que funcionan desde una región de memoria protegida.
Se puede acceder al código de enclave mediante nuevos comandos ISA especiales que saltan por direcciones predefinidas de Enclave. Solo se puede acceder a los datos de un Enclave desde ese mismo código de Enclave.
Las últimas declaraciones de seguridad se mantienen bajo todos los niveles de privilegio, incluyendo el modo supervisor (ring-0), el modo de administración del sistema (SMM) y otros enclaves.
Intel® SGX cuenta con un motor de cifrado de memoria que cifra la memoria de Enclave, así como la protege de los ataques de reproducción y daños.
Las ventajas de Intel® SGX en entornos de ejecución de confianza (TEE) alternativos son:
• Los enclaves se escriben con C/C++ utilizando herramientas de construcción estándar de la industria.
• Alta potencia de procesamiento mientras se ejecutan en el procesador.
• Hay una gran cantidad de memoria disponible, así como almacenamiento no volátil (como unidades de disco).
Tecnologías
• Fácil de mantener y depurar mediante IDE estándar (Entorno de desarrollo integrado)
• Escalable a un mayor número de aplicaciones y proveedores que se ejecutan simultáneamente
• Asignación dinámica de memoria:
— Administración de montón y grupo de subprocesos — Crecimiento de la pila bajo demanda — Carga dinámica de módulos/bibliotecas — Administración de simultaneidad en aplicaciones como recolectores de
elementos no utilizados — Protección contra escritura de páginas EPC (caché de páginas de enclave -
memoria protegida por Enclave) después de la reubicación inicial — Creación bajo demanda de páginas de códigos (JIT, módulos de código cifrado)
• Permitir el lanzamiento de enclaves que no sean los proporcionados actualmente por Intel
• El tamaño máximo de memoria protegida ha aumentado a 256 MB.
— Soporta tamaños de memoria protegidos de 64, 128 y 256 MB. • Suscripción excesiva de VMM. El mecanismo de sobresuscripción de VMM permite a
VMM poner más recursos a disposición de las máquinas virtuales de los que realmente están disponibles en la plataforma. La arquitectura inicial de Intel® SGX se ha optimizado para el modelo de particionamiento/globo EPC para VMM, donde un VMM asigna una partición EPC estática a cada sistema operativo invitado SGX sin sobresuscripción y los invitados pueden administrar (es decir, sobresuscripción) sus propias particiones EPC. La arquitectura de extensiones de sobresuscripción Intel® EPC EPC proporciona un conjunto de nuevas instrucciones que permiten a los VMM sobresuscribir de forma eficiente la memoria EPC para sus sistemas operativos invitados.
Para obtener más información, consulte el sitio web de Intel® SGX en:
https://software.intel.com/en-us/sgx
Las especificaciones y descripciones funcionales de Intel® SGX se incluyen en el Manual del desarrollador del software Intel® 64 Architectures Software, Volumen 3. Disponible en:
http://www.intel.com/products/processor/manuals
2.3.10 Intel® Secure Hash Algorithm Extensions (Intel® SHA Extensions) El algoritmo de hash seguro (SHA) es uno de los algoritmos criptográficos más comúnmente empleados. Los usos principales de SHA incluyen integridad de datos, autenticación de mensajes, firmas digitales y desduplicación de datos. A medida que el uso generalizado de las soluciones de seguridad sigue creciendo, SHA se puede ver en más aplicaciones ahora que nunca. Las extensiones SHA Intel® están diseñadas para mejorar el rendimiento de estos algoritmos de proceso intensivo en procesadores basados en arquitectura Intel®.
33 Ficha técnica, Volumen 1 de 2
Las extensiones SHA ® Intel son una familia de siete instrucciones basadas en las extensiones INTEL® Streaming SIMD (Intel® SSE) que se utilizan conjuntamente para acelerar el rendimiento del procesamiento de SHA-1 y SHA-256 en procesadores basados en arquitectura Intel. Dada la creciente importancia de SHA en nuestros dispositivos informáticos cotidianos, las nuevas instrucciones están diseñadas para proporcionar un impulso necesario de rendimiento para aplicar hash a un único búfer de datos. Las ventajas de rendimiento no solo ayudarán a mejorar la capacidad de respuesta y reducir el consumo de energía de una aplicación determinada, sino que también pueden permitir a los desarrolladores adoptar SHA en nuevas aplicaciones para proteger los datos al mismo tiempo que cumplen con sus objetivos de experiencia de usuario. Las instrucciones se definen de una manera que simplifica su asignación en el flujo de procesamiento de algoritmos de la mayoría de las bibliotecas de software, lo que permite un desarrollo más fácil.
Puede encontrar más información sobre Intel® SHA en:
http://software.intel.com/en-us/articles/intel-sha-extensions
2.3.11 Prevención de instrucciones en modo de usuario (UMIP) La prevención de instrucciones en modo de usuario (UMIP) proporciona capacidad de endurecimiento adicional al kernel del sistema operativo al permitir que ciertas instrucciones se ejecuten solo en modo supervisor (Anillo 0).
Si el sistema operativo opta por utilizar UMIP, se aplica la siguiente instrucción para ejecutarse en modo de supervisor:
• SGDT - Almacene el valor de registro GDTR
• SIDT - Almacene el valor de registro IDTR
• SLDT - Almacene el valor de registro LDTR
• SMSW - Almacenar palabra de estado de la máquina
• STR - Almacenar el valor de registro TR
Un intento de ejecución de este tipo en modo de usuario provoca una excepción de protección general (#GP).
Las especificaciones UMIP y las descripciones funcionales se incluyen en el Manual del desarrollador del software Intel® 64 Architectures Software, Volumen 3. Disponible en:
http://www.intel.com/products/processor/manuals
2.3.12 Read Processor ID (RDPID) Una instrucción complementaria que devuelve el identificador del procesador lógico actual y proporciona una alternativa más rápida al uso de la instrucción RDTSCP.
Las especificaciones RDPID y las descripciones funcionales se incluyen en el Manual del desarrollador del software de Intel® 64 Architectures, Volumen 2. Disponible en:
Tecnologías
2.4 Tecnologías de potencia y rendimiento
2.4.1 Tecnología Intel® Smart Cache Intel® Smart Cache Technology es una caché compartida de último nivel (LLC).
La LLC también puede ser referida como una caché de tercer nivel.
La LLC se comparte entre todos los núcleos de IA, así como los gráficos del procesador.
Las memorias caché de primer y segundo nivel no se comparten entre núcleos físicos y cada núcleo físico tiene un conjunto independiente de cachés.
El tamaño de la LLC es Específico de SKU con un máximo de 2MB por núcleo físico y es una caché asociativa de 16 maneras.
2.4.2 Cachés de nivel 1 y nivel 2 de nivel 1 y 2 de IA Core La memoria caché de primer nivel se divide en una caché de datos y una caché de instrucciones. El tamaño de caché de primer nivel del procesador es de 48 KB para los datos y de 32 KB para obtener instrucciones. La caché de primer nivel es una caché asociativa de ocho vías.
La memoria caché de segundo nivel contiene datos e instrucciones. También se conoce como caché de nivel medio o MLC. El tamaño de caché de segundo nivel del procesador es de 512 KB y es una caché asociativa de ocho vías.
Tecnologías
35 Ficha técnica, Volumen 1 de 2
2.4.3 Tecnología Intel® Turbo Boost Max 3.0 La tecnología Intel® Turbo Boost Max 3.0 (ITBMT 3.0) otorga una frecuencia Turbo máxima diferente para núcleos de procesador individuales.
Para habilitar ITBMT 3.0, el procesador expone capacidades de núcleo individuales; incluyendo diversas frecuencias máximas turbo.
Un sistema operativo que permite una capacidad de frecuencia variada por núcleo puede maximizar el ahorro de energía y el uso del rendimiento mediante la asignación de tareas a los núcleos más rápidos, especialmente en cargas de trabajo de recuento de núcleos bajos.
Los procesadores habilitados con estas capacidades también pueden permitir que el software (más comúnmente un controlador) anule el límite máximo de frecuencia Turbo por núcleo y notifique al sistema operativo a través de un mecanismo de interrupción.
Para obtener más información sobre la tecnología Intel® Turbo Boost Max 3.0, consulte
Ilustración 2-4. Jerarquía de caché del procesador
Notas: 1. L1 Caché de datos (DCU) - 48 KB (por núcleo) 2. L1 Caché de instrucciones (IFU) - 32KB (por núcleo) 3. MLC - Caché de nivel medio - 512 KB (por núcleo)
CORE
MLC
Local MemoryOther Devices
Tecnologías
http://www.intel.com/content/www/us/en/architecture-and-technology/turbo-boost/ turbo-boost-max-technology.html
Nota: Es posible que la tecnología Intel® Turbo Boost Max 3.0 no esté disponible en todas las SKU.
2.4.4 Enrutamiento de interrupción consciente de la alimentación (PAIR) El procesador incluye tecnología de rendimiento de potencia mejorada que enruta las interrupciones a subprocesos o núcleos de IA del procesador en función de sus estados de suspensión. Por ejemplo, para ahorrar energía, enruta la interrupción a los n&ua